阅读说明：本技术 同步计数器 (Synchronous counter ) 是由 王增双 张加程 郭文胜 黄科 高晓强 盛百城 张献武 谢甲林 亢提 张存亮 王道 于 2020-05-25 设计创作，主要内容包括：本发明提供了一种同步计数器,该同步计数器包括：逻辑电路、至少两个数选电路、至少两个D触发器,至少两个数选电路与至少两个D触发器一一对应；逻辑电路的信号输入端与每个D触发器的输出端连接,逻辑电路的第一信号输出端与每个数选电路的第一输入端连接,逻辑电路的第二信号输出端与每个数选电路的地址选择输入端连接；对于相互对应的数选电路和D触发器,数选电路的输出端与D触发器的信号输入端连接；每个数选电路的第二输入端用于接收同步计数器的预设电平信号,每个D触发器的时钟输入端为同步计数器的输入端,逻辑电路的第二信号输出端为同步计数器的输出端。本发明提供的同步计数器供电电压更低。(The present invention provides a synchronous counter, comprising: the digital-to-analog converter comprises a logic circuit, at least two digital selection circuits and at least two D triggers, wherein the at least two digital selection circuits correspond to the at least two D triggers one by one; the signal input end of the logic circuit is connected with the output end of each D trigger, the first signal output end of the logic circuit is connected with the first input end of each digital selection circuit, and the second signal output end of the logic circuit is connected with the address selection input end of each digital selection circuit; for the digital selection circuit and the D trigger which correspond to each other, the output end of the digital selection circuit is connected with the signal input end of the D trigger; the second input end of each counting and selecting circuit is used for receiving a preset level signal of the synchronous counter, the clock input end of each D trigger is the input end of the synchronous counter, and the second signal output end of the logic circuit is the output end of the synchronous counter. The synchronous counter provided by the invention has lower power supply voltage.)

同步计数器

技术领域

本发明属于电路设计技术领域，更具体地说，是涉及一种同步计数器。

背景技术

计数器电路是集成电路设计的基本电路之一，按照时钟脉冲输入方式的不同，可分为同步计数器和异步计数器。采用同步计数器设计的电路稳定性好，目前很多集成电路设计中都使用了同步计数器电路进行设计。

然而，随着集成电路的普及与应用，对集成电路中同步计数器的性能也提出了更高的要求，因此，如何提供实现更高性能的同步计数器成为本领域人员亟待解决的问题。

发明内容

本发明的目的在于提供一种同步计数器，该同步计数器供电电压更低。

为实现上述目的，本发明采用的技术方案是，提供一种同步计数器，包括：

逻辑电路、至少两个数选电路、至少两个D触发器，所述至少两个数选电路与所述至少两个D触发器一一对应；

所述逻辑电路的信号输入端与每个D触发器的输出端连接，所述逻辑电路的第一信号输出端与每个数选电路的第一输入端连接，所述逻辑电路的第二信号输出端与所述每个数选电路的地址选择输入端连接；

对于相互对应的数选电路和D触发器，所述数选电路的输出端与所述D触发器的信号输入端连接；

每个数选电路的第二输入端用于接收同步计数器的预设电平信号，每个D触发器的时钟输入端为同步计数器的输入端，所述逻辑电路的第二信号输出端为同步计数器的输出端。

可选地，每个数选电路包括第一偏置电阻、第二偏置电阻、第三偏置电阻、第一数选晶体管、第二数选晶体管、第三数选晶体管、第四数选晶体管、第五数选晶体管、第六数选晶体管以及第七数选晶体管；

所述第一偏置电阻的第一端与所述第二偏置电阻的第一端接电源电压；

所述第一偏置电阻的第二端与所述第一数选晶体管的集电极、所述第四数选晶体管的集电极连接，所述第二偏置电阻的第二端与所述第二数选晶体管的集电极、所述第三数选晶体管的集电极连接；

所述第一数选晶体管的发射极与所述第二数选晶体管的发射极、所述第五数选晶体管的集电极连接，所述第三数选晶体管的发射极与所述第四数选晶体管的发射极、所述第六数选晶体管的集电极连接；

所述第五数选晶体管的发射极与所述第六数选晶体管的发射极、所述第七数选晶体管的集电极连接；

所述第七数选晶体管的基极接直流偏置电压，所述第七数选晶体管的发射极与所述第三偏置电阻的第一端连接，所述第三偏置电阻的第二端接地；

所述第一数选晶体管的基极为数选电路的第二输入端，用于接收同步计数器的预设电平信号，所述第二数选晶体管的基极用于接收第一电平信号；其中，第一电平信号为所述同步计数器的预设电平信号的反相信号；

所述第三数选晶体管的基极为数选电路的第一输入端，用于接收逻辑电路的第一控制信号，所述第四数选晶体管的基极用于接收第二电平信号；其中，所述第二电平信号为所述逻辑电路的第一控制信号的反相信号；

所述第五数选晶体管的基极为数选电路的地址选择输入端，用于接收逻辑电路的第二控制信号，所述第六数选晶体管的基极用于接收第三电平信号；其中，所述第三电平信号为所述逻辑电路的第二控制信号的反相信号；

所述第二数选晶体管的集电极为数选电路的输出端。

可选地，所述第一数选晶体管、第二数选晶体管、第三数选晶体管、第四数选晶体管、第五数选晶体管、第六数选晶体管以及第七数选晶体管为双极型晶体管。

可选地，所述D触发器包括第一锁存器和第二锁存器，所述第一锁存器和所述第二锁存器电路结构相同且端口相互对应；

所述第一锁存器的第一偏置端和所述第二锁存器的第一偏置端共接电源电压，所述第一锁存器的第二偏置端和所述第二锁存器的第二偏置端共接直流偏置电压；

所述第一锁存器的第一输入端为D触发器的信号输入端，用于接收数选电路的输入信号，所述第一锁存器的第二输入端用于接收所述数选电路的输入信号的反相信号；

所述第二锁存器的第二输出端为D触发器的输出端，用于向逻辑电路输出状态信号，所述第二锁存器的第一输出端用于输出所述状态信号的反相信号；

所述第一锁存器的第三输入端为D触发器的时钟输入端，用于接收时钟信号，所述第一锁存器的第四输入端用于接收所述时钟信号的反相信号；

所述第一锁存器的第一输出端与所述第二锁存器的第二输入端连接，所述第一锁存器的第二输出端与所述第二锁存器的第一输入端连接，所述第一锁存器的第三输入端与所述第二锁存器的第四输入端连接，所述第一锁存器的第四输入端与所述第二锁存器的第三输入端连接。

可选地，所述第一锁存器包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管以及第十一晶体管；

所述第一电阻的第一端、第二电阻的第一端、第八晶体管的集电极、第九晶体管的集电极共接电源电压；

所述第一电阻的第二端与第一晶体管的集电极、第三晶体管的集电极、第四晶体管的基极、第九晶体管的基极连接，所述第二电阻的第二端与第二晶体管的集电极、第三晶体管的基极、第四晶体管的集电极、第八晶体管的基极连接；

所述第一晶体管的基极为第一锁存器的第一输入端，所述第二晶体管的基极为第一锁存器的第二输入端；

所述第一晶体管的发射极与所述第二晶体管的发射极、第五晶体管的集电极连接，所述第三晶体管的发射极与所述第四晶体管的发射极、所述第六晶体管的集电极连接；

所述第五晶体管的基极为第一锁存器的第三输入端，所述第六晶体管的基极为第一锁存器的第四输入端；

第五晶体管的发射极与第六晶体管的发射极、第七晶体管的集电极连接；

所述第七晶体管的基极、第十晶体管的基极、第十一晶体管的基极共接直流偏置电压；

所述第七晶体管的发射极与第三电阻的第一端连接，第三电阻的第二端接地；所述第八晶体管的发射极为第一锁存器的第一输出端，所述第八晶体管的发射极与第十晶体管的集电极连接，所述第十晶体管的发射极与第四电阻的第一端连接，第四电阻的第二端接地；所述第九晶体管的发射极为第一锁存器的第二输出端，所述第九晶体管的发射极与第十一晶体管的集电极连接，第十一晶体管的发射极与第五电阻的第一端连接，第五电阻的第二端接地。

可选地，所述第二锁存器包括第六电阻、第七电阻、第八电阻、第九电阻、第十电阻，第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管以及第二十二晶体管；

所述第六电阻的第一端、第七电阻的第一端、第十九晶体管的集电极、第二十晶体管的集电极共接电源电压；

所述第六电阻的第二端与第十二晶体管的集电极、第十四晶体管的集电极、第十五晶体管的基极、第二十晶体管的基极连接，所述第七电阻的第二端与第十三晶体管的集电极、第十四晶体管的基极、第十五晶体管的集电极、第十九晶体管的基极连接；

所述第十二晶体管的基极为第二锁存器的第一输入端，所述第十三晶体管的基极为第二锁存器的第二输入端；

所述第十二晶体管的发射极与所述第十三晶体管的发射极、第十六晶体管的集电极连接，所述第十四晶体管的发射极与所述第十五晶体管的发射极、所述第十七晶体管的集电极连接；

所述第十六晶体管的基极为第二锁存器的第三输入端，所述第十七晶体管的基极为第二锁存器的第四输入端；

第十六晶体管的发射极与第十七晶体管的发射极、第十八晶体管的集电极连接；

所述第十八晶体管的基极、第二十一晶体管的基极、第二十二晶体管的基极共接直流偏置电压；

所述第十八晶体管的发射极与第八电阻的第一端连接，第八电阻的第二端接地；所述第十九晶体管的发射极为第二锁存器的第一输出端，所述第十九晶体管的发射极与第二十一晶体管的集电极连接，所述第二十一晶体管的发射极与第九电阻的第一端连接，第九电阻的第二端接地；所述第二十晶体管的发射极为第二锁存器的第二输出端，所述第二十晶体管的发射极与第二十二晶体管的集电极连接，第二十二晶体管的发射极与第十电阻的第一端连接，第十电阻的第二端接地。

可选地，所述D触发器中的晶体管为双极型晶体管。

本发明提供的同步计数器的有益效果在于：本发明通过D触发器和数选电路实现置位和计数功能，有效减少了D触发器中晶体管的电路级数，降低了D触发器的供电电压，进而降低了同步计数器的供电电压。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的同步计数器的结构示意图；

图2为本发明一实施例提供的数选电路的结构示意图；

图3为本发明一实施例提供的D触发器的结构示意图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

请参考图1，图1为本发明一实施例提供的同步计数器的结构示意图(以五个数选电路和五个D触发器为例)。该同步计数器，包括：

逻辑电路10、至少两个数选电路20、至少两个D触发器30，至少两个数选电路20与至少两个D触发器30一一对应。

逻辑电路10的信号输入端与每个D触发器30的输出端连接，逻辑电路10的第一信号输出端与每个数选电路20的第一输入端连接，逻辑电路10的第二信号输出端与每个数选电路20的地址选择输入端连接。

对于相互对应的数选电路20和D触发器30，数选电路20的输出端与D触发器30的信号输入端连接。

每个数选电路20的第二输入端用于接收同步计数器的预设电平信号，每个D触发器30的时钟输入端为同步计数器的输入端，逻辑电路10的第二信号输出端为同步计数器的输出端。

在本实施例中，通过数选电路20以及D触发器30的结合实现置位和减法计数功能，有效减少了D触发器30中晶体管的电路级数，降低了D触发器30的供电电压，进而降低了同步计数器的供电电压。

在本实施例中，D触发器30的输出端即为D触发器30的Q端，D触发器30的Q端与逻辑电路10相连的端口即为逻辑电路10的信号输入端。数选电路20的第一输入端为数选电路20的B端，数选电路20的B端与逻辑电路10相连的端口即为逻辑电路10的第一信号输出端。数选电路20的地址选择输入端为数选电路20的S端，数选电路20的S端与逻辑电路10相连的端口即为逻辑电路10的第二信号输出端，其中，数选电路20的S端接收逻辑电路10第二信号输出端的数据，用于确定同步计数器实现置位或计数功能。

在本实施例中，数选电路20的输出端为数选电路20的F端，D触发器30的信号输入端为D触发器的D端。

在本实施例中，每个数选电路20的第二输入端用于接收同步计数器的预设电平信号，该预设电平信号即为同步计数器的初始数据，用于确定同步计数器的分频比。

在本实施例中，D触发器30的时钟输入端为D触发器30的CLK端，D触发器30的时钟输入端也是同步计数器的输入端，用于接收外部的输入信号f_IN。逻辑电路10的第二信号输出端为同步计数器的输出端，用于输出电平信号f_OUT。

在本实施例中，逻辑电路10用于根据D触发器30的当前状态Q_n确定D触发器30的下一状态Q_n ^*。本实施例以5位同步计数器为例对逻辑电路10的功能进行详细说明：

首先，通过五位同步计数器实现分频比为2～32，五位同步计数器的状态表如表1所示，表1中Q_n(n＝0…4)为D触发器的输出数据。

表1五位同步计数器的状态表

表1中Q₀～Q₄表示计数器中5个D触发器的输出数据，共32个状态。从11111减法计数到00000，只有00000时同步计数器的输出才为高电平，其余状态为低电平，实现32分频。通过表1可以确定同步计数器的特性方程为：Q₀ ^*＝Q₀ ^′。Q₁ ^*＝Q₀⊙Q₁。Q₂ ^*＝(Q₀+Q₁)⊙Q₂。Q₃ ^*＝(Q₀+Q₁+Q₂)⊙Q₃。Q₄ ^*＝(Q₀+Q₁+Q₂+Q₃)⊙Q₄。其中Q_n ^*为Q_n的下一个状态，⊙表示为同或，则逻辑电路10的作用为根据同步计数器的特性方程将D触发器的当前状态Q_n转换为D触发器的下一状态Q_n ^*。

在本实施例中，对于数选电路20，当S端输入为高电平时，F输出A端口的数据，为低电平时F输出B端口的数据。

可选地，请参考图1至图2，作为本发明实施例提供的同步计数器的一种具体实施方式，每个数选电路20包括第一偏置电阻R₂₁、第二偏置电阻R₂₂、第三偏置电阻R₂₃、第一数选晶体管T₂₁、第二数选晶体管T₂₂、第三数选晶体管T₂₃、第四数选晶体管T₂₄、第五数选晶体管T₂₅、第六数选晶体管T₂₆以及第七数选晶体管T₂₇。

第一偏置电阻R₂₁的第一端与第二偏置电阻R₂₂的第一端接电源电压VCC。

第一偏置电阻R₂₁的第二端与第一数选晶体管T₂₁的集电极、第四数选晶体管T₂₄的集电极连接，第二偏置电阻R₂₂的第二端与第二数选晶体管T₂₂的集电极、第三数选晶体管T₂₃的集电极连接。

第一数选晶体管T₂₁的发射极与第二数选晶体管T₂₂的发射极、第五数选晶体管T₂₅的集电极连接，第三数选晶体管T₂₃的发射极与第四数选晶体管T₂₄的发射极、第六数选晶体管T₂₆的集电极连接。

第五数选晶体管T₂₅的发射极与第六数选晶体管T26的发射极、第七数选晶体管T₂₇的集电极连接。

第七数选晶体管T₂₇的基极接直流偏置电压VB，第七数选晶体管T₂₇的发射极与第三偏置电阻R₂₃的第一端连接，第三偏置电阻R₂₃的第二端接地。

第一数选晶体管T₂₁的基极为数选电路的第二输入端(A端，端口接收信号可记为A信号)，用于接收同步计数器的预设电平信号，第二数选晶体管T₂₂的基极用于接收第一电平信号(端口接收信号可记为

信号)。其中，第一电平信号为同步计数器的预设电平信号的反相信号，第一电平信号可通过对预设电平信号进行反相处理得到。

第三数选晶体管T₂₃的基极为数选电路的第一输入端(B端，端口接收信号可记为B信号)，用于接收逻辑电路的第一控制信号，第四数选晶体管T₂₄的基极用于接收第二电平信号(端口接收信号可记为信号)。其中，第二电平信号为逻辑电路的第一控制信号的反相信号，第二电平信号可通过对第一控制信号进行反相处理得到。

第五数选晶体管T₂₅的基极为数选电路的地址选择输入端(S端，端口接收信号可记为S信号)，用于接收逻辑电路的第二控制信号，第六数选晶体管T₂₆的基极用于接收第三电平信号(端口接收信号可记为信号)。其中，第三电平信号为逻辑电路的第二控制信号的反相信号，第三电平信号可通过对第二控制信号进行反相处理得到。

第二数选晶体管T₂₂的集电极为数选电路的输出端(F端，端口接收信号可记为F信号)。

其中，第一数选晶体管T₂₁的集电极可输出数选电路输出信号的反相信号，端口接收信号可记为信号。

可选地，作为本发明实施例提供的同步计数器的一种具体实施方式，第一数选晶体管、第二数选晶体管、第三数选晶体管、第四数选晶体管、第五数选晶体管、第六数选晶体管以及第七数选晶体管为双极型晶体管。

在本实施例中，双极型晶体管具有闪烁噪声小，截止频率高等优点，因此基于双极型晶体管搭建的同步计数器相位噪声低、工作频率高。

可选地，请参考图1至图3，作为本发明实施例提供的同步计数器的一种具体实施方式，D触发器包括第一锁存器31和第二锁存器32，第一锁存器31和第二锁存器32电路结构相同且端口相互对应。

第一锁存器31的第一偏置端和第二锁存器32的第一偏置端共接电源电压VCC，第一锁存器31的第二偏置端和第二锁存器32的第二偏置端共接直流偏置电压VB。

第一锁存器31的第一输入端为D触发器的信号输入端(D端，端口接收信号可记为D信号)，用于接收数选电路的输入信号，第一锁存器31的第二输入端用于接收数选电路的输入信号的反相信号(端口接收信号可记为信号)，其中，数选电路的输入信号的反相信号可通过对数选电路的输入信号进行反相处理得到。

第二锁存器32的第二输出端为D触发器的输出端(Q端，端口接收信号可记为Q信号)，用于向逻辑电路输出状态信号，第二锁存器32的第一输出端用于输出状态信号的反相信号(端口接收信号可记为

信号)。

第一锁存器31的第三输入端为D触发器的时钟输入端(CLK端，端口接收信号可记为CLK信号)，用于接收时钟信号，第一锁存器31的第四输入端用于接收时钟信号的反相信号(端口接收信号可记为信号)。

第一锁存器31的第一输出端与第二锁存器32的第二输入端连接，第一锁存器31的第二输出端与第二锁存器32的第一输入端连接，第一锁存器31的第三输入端与第二锁存器32的第四输入端连接，第一锁存器31的第四输入端与第二锁存器32的第三输入端连接。

在本实施例中，第一锁存器31的第一偏置端、第二偏置端、第一输入端、第二输入端、第三输入端、第四输入端、第一输出端、第二输出端分别对应图3中第一电阻R1的第一端、第七晶体管T7的集电极、第一晶体管T1的集电极、第二晶体管T2的集电极、第五晶体管T5的集电极、第六晶体管T6的集电极、第八晶体管T8的发射极、第九晶体管T9的发射极。

在本实施例中，第二锁存器32的第一偏置端、第二偏置端、第一输入端、第二输入端、第三输入端、第四输入端、第一输出端、第二输出端分别对应图3中第六电阻R6的第一端、第十八晶体管T18的集电极、第十二晶体管T12的集电极、第十三晶体管T13的集电极、第十六晶体管T16的集电极、第十七晶体管T17的集电极、第十九晶体管T19的发射极、第二十晶体管T20的发射极。

可选地，请参考图1至图3，作为本发明实施例提供的同步计数器的一种具体实施方式，第一锁存器31包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10以及第十一晶体管T11。

第一电阻R1的第一端、第二电阻R2的第一端、第八晶体管T8的集电极、第九晶体管T9的集电极共接电源电压VCC。也即第一电阻R1的第一端、第二电阻R2的第一端、第八晶体管T8的集电极、第九晶体管T9的集电极均可作为第一锁存器31的第一偏置端。

第一电阻R1的第二端与第一晶体管T1的集电极、第三晶体管T3的集电极、第四晶体管T4的基极、第九晶体管T9的基极连接，第二电阻R2的第二端与第二晶体管T2的集电极、第三晶体管T3的基极、第四晶体管T4的集电极、第八晶体管T8的基极连接。

第一晶体管T1的基极为第一锁存器的第一输入端(D端，端口接收信号可记为D信号)，第二晶体管T2的基极为第一锁存器的第二输入端(端口接收信号可记为

信号)。

第一晶体管T1的发射极与第二晶体管T2的发射极、第五晶体管T5的集电极连接，第三晶体管T3的发射极与第四晶体管T4的发射极、第六晶体管T6的集电极连接。

第五晶体管T5的基极为第一锁存器的第三输入端(CLK端，端口接收信号可记为CLK信号)，第六晶体管T6的基极为第一锁存器的第四输入端(端口接收信号可记为

信号)。

第五晶体管T5的发射极与第六晶体管T6的发射极、第七晶体管T7的集电极连接。

第七晶体管T7的基极、第十晶体管T10的基极、第十一晶体管T11的基极共接直流偏置电压。也即第七晶体管T7的基极、第十晶体管T10的基极、第十一晶体管T11的基极均可作为第一锁存器31的第二偏置端。

第七晶体管T7的发射极与第三电阻R3的第一端连接，第三电阻R3的第二端接地。第八晶体管T8的发射极为第一锁存器的第一输出端，第八晶体管T8的发射极与第十晶体管T10的集电极连接，第十晶体管T10的发射极与第四电阻R4的第一端连接，第四电阻R4的第二端接地。第九晶体管T9的发射极为第一锁存器的第二输出端，第九晶体管T9的发射极与第十一晶体管T11的集电极连接，第十一晶体管T11的发射极与第五电阻R5的第一端连接，第五电阻R5的第二端接地。

可选地，请参考图1至图3，作为本发明实施例提供的同步计数器的一种具体实施方式，第二锁存器32包括第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10，第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20、第二十一晶体管T21以及第二十二晶体管T22。

第六电阻R6的第一端、第七电阻R7的第一端、第十九晶体管T19的集电极、第二十晶体管T20的集电极共接电源电压。也即第六电阻R6的第一端、第七电阻R7的第一端、第十九晶体管T19的集电极、第二十晶体管T20的集电极均可作为第二锁存器32的第一偏置端。

第六电阻R6的第二端与第十二晶体管T12的集电极、第十四晶体管T14的集电极、第十五晶体管T15的基极、第二十晶体管T20的基极连接，第七电阻R7的第二端与第十三晶体管T13的集电极、第十四晶体管T14的基极、第十五晶体管T15的集电极、第十九晶体管T19的基极连接。

第十二晶体管T12的基极为第二锁存器的第一输入端，第十三晶体管T13的基极为第二锁存器的第二输入端。

第十二晶体管T12的发射极与第十三晶体管T13的发射极、第十六晶体管T16的集电极连接，第十四晶体管T14的发射极与第十五晶体管T15的发射极、第十七晶体管T17的集电极连接。

第十六晶体管T16的基极为第二锁存器的第三输入端(端口接收信号可记为

信号)，第十七晶体管T17的基极为第二锁存器的第四输入端(端口接收信号可记为CLK信号)。

第十六晶体管T16的发射极与第十七晶体管T17的发射极、第十八晶体管T18的集电极连接。

第十八晶体管T18的基极、第二十一晶体管T21的基极、第二十二晶体管T22的基极共接直流偏置电压。也即第十八晶体管T18的基极、第二十一晶体管T21的基极、第二十二晶体管T22的基极均可作为第二锁存器32的第二偏置端。

第十八晶体管T18的发射极与第八电阻R8的第一端连接，第八电阻R8的第二端接地。第十九晶体管T19的发射极为第二锁存器的第一输出端(端口输出信号可记为信号)，第十九晶体管T19的发射极与第二十一晶体管T21的集电极连接，第二十一晶体管T21的发射极与第九电阻R9的第一端连接，第九电阻R9的第二端接地。第二十晶体管T20的发射极为第二锁存器的第二输出端(也即Q端，端口输出信号可记为Q信号)，第二十晶体管T20的发射极与第二十二晶体管T22的集电极连接，第二十二晶体管T22的发射极与第十电阻R10的第一端连接，第十电阻R10的第二端接地。

可选地，作为本发明实施例提供的同步计数器的一种具体实施方式，D触发器中的晶体管为双极型晶体管。

在本实施例中，双极型晶体管具有闪烁噪声小，截止频率高等优点，因此基于双极型晶体管搭建的同步计数器相位噪声低、工作频率高。

以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。