具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

本发明实施例的第一方面提了一种正倒计数电路。

如图1所示，图1为本发明实施例提供的正倒计数电路的第一种结构示意图，本实施例中，正倒计数电路包括第一信号处理电路10、第二信号处理电路20和多个触发器电路，多个触发器电路包括第一触发器电路31至第N触发器电路，第一触发器电路31至第N触发器电路的输出端分别为第零位至第N-1位；

第一信号处理电路10分别与第二触发器电路32至第N触发器电路电性连接，第二信号处理电路20分别与各触发器电路电性连接；

第一信号处理电路10，用于将接收到的正计数控制信号UP和倒计数控制信号DOWN分别转换为正计数触发信号和倒计数触发信号并输出至第二触发器电路32至第N触发器电路，其中，正计数控制信号和倒计数控制信号均为低电平有效；

第二信号处理电路20，用于将正计数控制信号UP和倒计数控制信号DOWN转换为第一时钟信号CLK1/CLK1B并输出至各触发器电路第一触发器电路31，用于在接收到第一时钟信号CLK1/CLK1B时循环输出高低电平信号；

第二触发器电路32至第N触发器电路，用于根据第一时钟信号CLK1/CLK1B、正计数触发信号以及前若干个触发器电路输出的高低电平信号输出N-1个对应翻转的高低电平信号，N-1个对应翻转的高低电平信号与第一触发器电路31输出的高低电平信号对应于N位正计数的二进制数值；以及

根据第一时钟信号CLK1/CLK1B、倒计数触发信号以及前若干个触发器电路输出的高低电平信号输出N-1个对应翻转的高低电平信号，N-1个对应翻转的高低电平信号与第一触发器电路31输出的高低电平信号对应于N位倒计数的二进制数值。

本实施例中，正倒计数电路实现二进制计数，第一触发器电路31至第N触发器电路的输出端分别为第零位至第N-1位，根据控制信号实现正计数或者倒计数，例如000～111的正计数，111～000倒计数，其中，触发器电路计数工作时需要对应的时钟信号，本实施例中，第二信号处理电路20根据接收到的控制信号转换为对应的第一时钟信号CLK1/CLK1B，以提供各触发器电路工作所需的时钟信号。

其中，外部设备例如按键或者触控模块输出正计数控制信号UP或者倒计数控制信号DOWN，正计数控制信号UP和倒计数控制信号DOWN经过第一信号处理电路10转换后输出对应的触发信号，其中，正计数控制信号UP和倒计数控制信号DOWN均为低电平有效，其中，第一触发器电路31的输出端作为零位，其输出的电平信号在高电平和低电平之间切换，并对应零位的二进制数1和0，其余触发器电路根据正计数触发信号进行正计数，以及根据倒计数触发信号进行倒计数，各触发器电路的初始上电时输出的电平信号可为高电平或者低电平。

例如，当包括三个触发器电路时，各三个触发器电路初始第一触发器电路31的对应输出的电平信号为高电平时，对应的二进制数值为111，当接收到倒计数触发信号时，第一触发器电路31的输出依次变化，同时，第二触发器电路32根据上一时刻以及第一触发器电路31的输出电平输出变化的电平信号，第二触发器电路32根据前两个触发器电路或者前一个触发器电路的输出电平输出变化的电平信号，从而实现实现111～000之间的依次计数，同理，当接收到正计数触发信号时，第一触发器电路31的输出依次变化，同时，第二触发器电路32根据上一时刻以及第一触发器电路31的输出电平输出变化的电平信号，第三触发器电路33根据前两个触发器电路或者前一个触发器电路的输出电平输出变化的电平信号，从而实现实现000～111之间的依次计数，当未设置停止信号时，各触发器电路可循环单一方向计数。

其中，各触发器电路根据计数需求以及输出变化逻辑可对应设置不同的电路和个数，具体结构不限。

在一个实施例中，如图1所示，多个触发器电路包括第一触发器电路31、第二触发器电路32和第三触发器电路33，第一触发器电路31的信号输出端分别与第二触发器电路32的信号输入端和第三触发器电路32的信号输入端连接，第二触发器电路32的信号输出端还与第三触发器电路33的信号输入端连接。

在一个实施例中，如图2所示，第一触发器电路31包括第五D触发器ZDS1，其中，第五D触发器ZDS1的触发信号端D与自身的反相位输出端QB连接，同时，时钟信号端CK/CKB接入正反相的第一时钟信号CLK1/CLK1B，第一触发器电路31的同相位输出端Q的输出电平循环切换，同时，第二触发器电路32包括第六D触发器ZDS2、第三选择器ZMUX3、第十三反相器INV13和第一异或门XOR1，第一异或门XOR1与第三选择器ZMUX3的第一信号端IO连接，同时，通过第十三反相器INV13与第三选择器ZMUX3的第二信号端I1连接，第三选择器ZMUX3的选择信号端S连接第一信号处理电路10输出的触发信号，根据触发信号的电平状态切换输出电平，第三触发器电路33包括第七D触发器ZDS3、第四选择器ZMUX4、第五选择器ZMUX5、第十四反相器INV14、第十五反相器INV15、第十六反相器INV16、第三与非门NAND3和第二异或门XOR2。

正计数模式时，第六D触发器ZDS2的触发信号端D接SD0和SD1的异或信号，第七D触发器ZDS3的触发信号端D接SD0和SD1做与运算后，再和SD2信号做异或运算的信号，在初始电平对应于111的高电平或者对应于000的低电平的情况下，实现000～111的单一方向的计数。

倒计数模式时，第六D触发器ZDS2的触发信号端D接SD0和SD1的异或非信号，第七D触发器ZDS3的触发信号端D接SD0的非信号和SD1的非信号做与运行后，再和SD2信号做异或运算的信号实现111～000的单一方向的计数。

如图3所示，图3为SD0，SD1，SD2输出信号波形图，初始SD2，SD1，SD0在上电后都为高电平，即为111，MODE为变化的触发信号，包含倒计数触发信号和正计数触发信号，假设当前MODE为倒计数触发信号且为高电平，此时处于倒计数模式，随着倒计数信号的逐次触发，SD2，SD1，SD0依次变为110，101，100，011，010，然后在t1时刻停止输入倒计数控制信号DOWN，改为输入正计数控制信号UP，切换为正计数模式，此时，MODE变为低电平，SD2，SD1，SD0从之前的010依次变为011，100，101，110，111，当设置停止信号时，在t2时刻后计数达到111后，后续的正计数控制信号UP不再起作用，当在t3时刻再有倒计数控制信号DOWN输入时，MODE变为高电平，进入倒计数模式，SD2，SD1，SD0从111依次变为110，101，100，011，010，001，000，当设置停止信号时，在t4时刻后计数达到000后，后续的倒计数控制信号DOWN不再起作用，直到下次有正计数控制信号UP生效时，再次进入正计数模式，依此循环计数。

通过此方式实现正计数与倒计数无缝切换，如需其他数值的计数值，可以通过增加或减少触发器电路的级数，以及改变对应各D触发器的触发信号端的输入逻辑信号来实现，不同的需求对应不同的触发器电路以及不同的触发信号端逻辑信号，此处不做具体限制。

本发明实施例与现有技术相比存在的有益效果是：上述的正倒计数电路通过采用第一信号处理电路10接收正计数控制信号UP或者倒计数控制信号DOWN并输出对应的正计数触发信号和倒计数触发信号，同时，由第二信号处理电路20为各触发器电路提供时钟信号，各触发器电路根据时钟信号以及对应的触发信号正向或者倒向切换输出电平，仅需设置一套计数电路即可完成正计数和倒计数，简化了电路结构和设计成本。

如图4所示，在一个实施例中，正倒计数电路还包括复位电路40和时钟电路50；

复位电路40，用于输出复位信号POR控制第一信号处理电路10、第二信号处理电路20和多个触发器电路上电复位；

时钟电路50，用于输出第二时钟信号CLK2至第一信号处理电路10、第二信号处理电路20和多个触发器电路。

本实施例中，复位电路40用于提供复位信号POR，以使各触发器电路的内部元器件进行上电复位，从而重新计数，同时，时钟电路50为各电路提供第二时钟信号CLK2，第二时钟信号CLK2作为基准时钟信号，复位电路40可采用对应的开关器件以及电源模块，时钟电路50可采用晶振单元或者其他电路，第二时钟信号CLK2的频率可为100HZ、1KHZ等不同数值，具体根据计数需求对应设置。

如图5所示，在一个实施例中，第一信号处理电路10包括脉冲信号转换电路11和触发信号转换电路12；

脉冲信号转换电路11与触发信号转换电路12连接；

脉冲信号转换电路11，用于将正计数控制信号UP和倒计数控制信号DOWN分别转换为正计数脉冲信号UP_PULSE和倒计数脉冲信号DOWN_PULSE并输出；

触发信号转换电路12，用于在接收到正计数脉冲信号UP_PULSE时转换输出正计数触发信号，以及在接收到倒计数脉冲信号DOWN_PULSE时切换输出倒计数触发信号。

本实施例中，由于倒计数控制信号DOWN和正计数控制信号UP为方波信号，如图7所示，因此，为了保证后端触发器电路能够接收到稳定的触发信号，需要通过脉冲信号转换电路11以及触发信号转换电路12进行电平信号转换，通过将方波信号转换为计数脉冲信号，再转换为对应的持续的高低电平的触发信号至后端的触发器电路中，以使触发器电路根据触发信号进行正计数或者倒计数工作，其中，各脉冲信号转换电路、触发信号转换电路12可采用对应的触发器结构，具体结构不限。

如图6所示，在一个实施例中，脉冲信号转换电路11包括第一非门INV1、第二非门INV2、第三非门INV3、第四非门INV4、第五非门INV5、第六非门INV6、第一或非门NOR1、第二或非门NOR2、第一D触发器ZDR1和第二D触发器ZDR2；

第一非门INV1的输入端用于输入正计数控制信号UP，第一非门INV1的输出端、第二非门INV2的输入端和第一D触发器ZDR1的触发信号端互连，第三非门INV3的输入端和第一D触发器ZDR1的正相时钟信号端CK共接用于接收第二时钟信号CLK2，第三非门INV3的输出端与第一D触发器ZDR1的反相时钟信号端CKB连接，第一D触发器ZDR1的复位信号端R用于接收复位信号POR，第一D触发器ZDR1的同相位输出端Q与第一或非门NOR1的第一输入端连接，第二非门INV2的输出端与第一或非门NOR1的第二输入端连接，第一或非门NOR1的输出端为脉冲信号转换电路11的第一信号输出端；

第四非门INV4的输入端用于输入倒计数控制信号DOWN，第四非门INV4的输出端、第五非门INV5的输入端和第二D触发器ZDR2的触发信号端D互连，第六非门INV6的输入端和第二D触发器ZDR2的正相时钟信号端CK共接用于接收第二时钟信号CLK2，第六非门INV6的输出端与第二D触发器ZDR2的反相时钟信号端CKB连接，第二D触发器ZDR2的复位信号端R用于接收复位信号POR，第二D触发器ZDR2的同相位输出端Q与第二或非门NOR2的第一输入端连接，第五非门INV5的输出端与第二或非门NOR2的第二输入端连接，第二或非门NOR2的输出端为脉冲信号转换电路11的第二信号输出端。

本实施例中，正计数控制信号UP反相后接在第一D触发器ZDR1的触发信号端D，第一D触发器ZDR1的时钟信号端CK和CKB接相互反相的第二时钟信号CLK2，如图7所示，当第二时钟信号CLK2为上升沿触发时，第一D触发器ZDR1输出端的电平等于此时触发信号端的信号的电平，其他时间内，输出端信号维持不变，可以起到防止误触发或杂讯的作用，通过第一D触发器ZDR1后生成的信号，再与正计数控制信号UP的同逻辑电平的信号做或非组合，生成正计数脉冲信号UP_PULSE，供触发信号转换电路12对倒计数模式的状态进行复位，切换为正计数模式。

同理，倒计数控制信号DOWN反相后接在第二D触发器ZDR2的触发信号端，第二D触发器ZDR2的时钟信号端CK和CKB接相互反相的第二时钟信号CLK2，根据相同原理，如图7所示，当第二时钟信号CLK2为上升沿触发时，第二D触发器ZDR2输出端的电平等于此时触发信号端的信号的电平，其他时间内，输出端信号维持不变，可以起到防止误触发或杂讯的作用，通过第二D触发器ZDR2后生成的信号，再与倒计数控制信号DOWN的同逻辑电平的信号做或非组合，生成一个倒计数脉冲信号DOWN_PULSE，供触发信号转换电路12对正计数模式的状态进行复位，切换为倒计数模式。

如图8所示，在一个实施例中，触发信号转换电路12包括第七非门INV7、第八非门INV8、第三或非门NOR3和第三D触发器ZDR3；

第七非门INV7的输入端、第三D触发器ZDR3的正相时钟信号端CK和脉冲信号转换电路11的第二信号输出端连接，第七非门INV7的输出端与第三D触发器ZDR3的反相时钟信号端CKB连接，第三D触发器ZDR3的触发信号端D与正电源VDD连接，第三或非门NOR3的第一输入端与脉冲信号转换电路11的第一信号输出端连接，第三或非门NOR3的第二输入端用于接收复位信号POR，第三或非门NOR3的输出端与第八非门INV8的输入端连接，第八非门INV8的输出端与第三D触发器ZDR3的复位信号端R连接，第三D触发器ZDR3的输出端为触发信号转换电路12的信号输出端；或者

如图9所示，触发信号转换电路12包括第七非门INV7、第八非门INV8、第九非门INV9、第三或非门NOR3和第三D触发器ZDR3；

第七非门INV7的输入端、第三D触发器ZDR3的正相时钟信号端CK和脉冲信号转换电路11的第一信号输出端连接，第七非门INV7的输出端与第三D触发器ZDR3的反相时钟信号端CKB连接，第三D触发器ZDR3的触发信号端D与正电源VDD连接，第三或非门NOR3的第一输入端与脉冲信号转换电路11的第二信号输出端连接，第三或非门NOR3的第二输入端用于接收复位信号POR，第三或非门NOR3的输出端与第八非门INV8的输入端连接，第八非门INV8的输出端与第三D触发器ZDR3的复位信号端R连接，第三D触发器ZDR3的输出端与第九非门INV9连接，第九非门INV9的输出端为触发信号转换电路12的信号输出端。

本实施例中，根据复位状态可选择如上的两种结构中的任一种，如图9所示，当第七非门INV7的输入端、第三D触发器ZDR3的正相时钟信号端CK和脉冲信号转换电路11的第一信号输出端连接，则第三或非门NOR3的第一输入端与脉冲信号转换电路11的第二信号输出端连接，此时，生成的正计数脉冲信号UP_PULSE及其反相信号作为第三D触发器ZDR3的时钟信号，当正计数控制信号UP有效时，其时钟信号端为高电平，第三D触发器ZDR3的输出端输出的信号为触发信号端D的正电源VDD信号的高电平，MODE信号变为低电平，即切换为正计数模式，如果倒计数控制信号DOWN触发后，生成的倒计数脉冲信号DOWN_PULSE控制第三D触发器ZDR3复位，第三D触发器ZDR3的输出端输出的信号复位为低电平，同时MODE信号变为高电平，即进入倒计数模式，以此实现由正计数控制信号UP与倒计数控制信号DOWN控制的正计数与倒计数状态的切换。

如图8所示，当第七非门INV7的输入端、第三D触发器ZDR3的正相时钟信号端CK和脉冲信号转换电路11的第二信号输出端连接，则第三或非门NOR3的第一输入端与脉冲信号转换电路11的第一信号输出端连接，此时，生成的倒计数脉冲信号DOWN_PULSE及其反相信号作为第三D触发器ZDR3的时钟信号，当倒计数控制信号DOWN有效时，其时钟信号端为高电平，第三D触发器ZDR3的输出端输出的信号为触发信号端D的正电源VDD信号的高电平，MODE信号变为高电平，即切换为倒计数模式，如果正计数控制信号UP触发后，生成的正计数脉冲信号UP_PULSE控制第三D触发器ZDR3复位，第三D触发器ZDR3的输出端输出的信号复位为低电平，即进入正计数模式，以此实现由正计数控制信号UP与倒计数控制信号DOWN控制的正计数与倒计数状态的切换。

如图10所示，在一个实施例中，第二信号处理电路20包括第十非门INV10和第四D触发器ZDR4；

第十非门INV10的输入端与第四D触发器ZDR4的正相时钟信号端CK共接并用于接收第二时钟信号CLK2，第十非门INV10的输出端与第四D触发器ZDR4的反相时钟信号端CKB连接，第四D触发器ZDR4的触发信号端D为第二信号处理电路20的信号输入端，第四D触发器ZDR4的同相位输出端Q和反相位输出端QB为第二信号处理电路20的信号输出端。

本实施例中，正计数控制信号UP或者倒计数控制信号DOWN经第四D触发器ZDR4以及第二时钟信号CLK2转换为正反相的第一时钟信号CLK1/CLK1B至后端的各触发器电路中，作为各触发器电路的D触发器的时钟信号。

如图11所示，为了满足不同的计数需求，在一个实施例中，正倒计数电路还包括计数锁定电路60，计数锁定电路60分别与多个触发器电路和第二信号处理电路20电性连接；

计数锁定电路60，用于在多个触发器电路输出的高低电平信号对应的正计数的二进制数值或者倒计数的二进制数值计数至设定值时截止输出正计数控制信号UP或者倒计数控制信号DOWN。

本实施例中，假设触发器电路包括三个，SD0，SD1，SD2为最终的输出信号，通过其各自的电平为高或低，组合生成000，001，010，……，111(SD0为低位，SD2为高位)来做计数，这三个信号通过计数锁定电路60逻辑运算，当其为111时，计数锁定电路60截止输出正计数控制信号UP或者倒计数控制信号DOWN，通过计数锁定电路60的逻辑处理，使输出组合为设定值时，再触发正计数控制信号UP或者倒计数控制信号DOWN时，正计数控制信号UP或者倒计数控制信号DOWN无输出，对输出结果不产生作用，即正计数最大值可锁定在111，倒计数最小值可锁定在000，通过不同的信号组合，可以将上下限锁定在不同的数值，此处不再一一列举。

如图12所示，在一个实施例中，计数锁定电路60包括第一与非门NAND1、第二与非门NAND2、第四或非门NOR4、第十一非门INV11、第十二非门INV12、第一选择器ZMUX1和第二选择器ZMUX2；

第一与非门NAND1的输入端接入多个触发器电路输出的高低电平信号，第一与非门NAND1的输出端与选择器的选择信号端S连接，第一选择器ZMUX1的第一信号端IO接入正电源，第一选择器ZMUX1的第二信号端I1接入正计数控制信号UP，第一选择器ZMUX1的输出端与第二与非门NAND2的第一输入端连接，第四或非门NOR4的输入端接入多个触发器电路输出的高低电平信号，第四或非门NOR4的输出端与第十一非门INV11的输入端连接，第十一非门INV11的输出端与第二选择器ZMUX2的选择信号端S连接，第二选择器ZMUX2的第一信号端IO接入正电源，第二选择器ZMUX2的第二信号端I1接入倒计数控制信号DOWN，第二选择器ZMUX2的输出端与第二与非门NAND2的第二输入端连接，第二与非门NAND2的输出端与第十二非门INV12连接，第十二非门INV12的输出端为计数锁定电路60的信号输出端。

本实施例中，假设触发器电路包括三个，SD0，SD1，SD2为最终的输出信号，通过其各自的电平为高或低，组合生成000，001，010，……，111(SD0为低位，SD2为高位)来做计数，这三个信号通过与非组合生成UL信号，当其为111时，UL为0，第一选择器ZMUX1输出信号等于正电源VDD，其为000，001，……，110时，UL为1，第一选择器ZMUX1的输出信号为经过对应逻辑门转换后的正计数控制信号UP，通过这样的处理，使输出组合为111时，再触发正计数控制信号UP时，正计数控制信号UP不会通过，对输出结果不产生作用，即正计数最大值可锁定在111。

同理倒计数控制信号DOWN，使输出组合为000时，再触发计数控制信号时，计数控制信号不会通过，对输出结果不产生作用，即倒计数最小值可锁定在000，通过不同的信号组合，可以将上下限锁定在不同的数值，此处不再一一列举。

然后将两个选择器的两路信号合并，第十二反相器INV12输出计数控制信号SW，其中，计数控制信号为经过对应逻辑门转换后的生成正计数控制信号UP、倒计数控制信号DOWN和正电源VDD中的一者，计数控制信号SW输出至第二信号处理电路20进行进一步的信号处理，当第二信号处理电路20接收到的信号为经过对应逻辑门转换后的生成正计数控制信号UP或者倒计数控制信号DOWN时，转换输出第一时钟信号以提供计数时钟信号至各触发器电路，当第二信号处理电路20接收到的信号为经过对应逻辑门转换后的正电源VDD时，则停止输出第一时钟信号，各触发器电路停止计数。

本发明还提出一种计数器，该计数器包括正倒计数电路，该正倒计数电路的具体结构参照上述实施例，由于本计数器采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。