阅读说明：本技术 半导体器件及其制造方法 (Semiconductor device and method for manufacturing the same ) 是由 冯荣杰 于 2020-04-29 设计创作，主要内容包括：本申请公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；外延层,位于衬底上；绝缘层,位于外延层上,具有多个接触孔；隔离区,位于外延层中,从外延层的上表面延伸至衬底的上表面；第一轻掺杂区,位于外延层中并且从隔离区内部横向延伸至外延层中,第一轻掺杂区超出隔离区第一预定长度；以及第一导电层,位于绝缘层上,并且位于第一轻掺杂区上方,横向超出第一轻掺杂区第三预定长度,其中,第一引线经由接触孔与第一轻掺杂区相连。该半导体器件通过设置第一轻掺杂区和第一导电层,减小了耗尽线的弯曲程度,进一步减小了耗尽线终端的弯曲程度,延长了耗尽线的长度,从而减小了场强,进而达到了提高半导体器件耐压程度的目的。(The application discloses a semiconductor device and a method of manufacturing the same. The semiconductor device includes: a substrate; an epitaxial layer on the substrate; the insulating layer is positioned on the epitaxial layer and is provided with a plurality of contact holes; the isolation region is positioned in the epitaxial layer and extends from the upper surface of the epitaxial layer to the upper surface of the substrate; the first lightly doped region is positioned in the epitaxial layer and transversely extends into the epitaxial layer from the interior of the isolation region, and the first lightly doped region exceeds the isolation region by a first preset length; and a first conductive layer on the insulating layer and above the first lightly doped region, and laterally beyond the first lightly doped region by a third predetermined length, wherein the first lead is connected to the first lightly doped region via the contact hole. The semiconductor device reduces the bending degree of the depletion line by arranging the first lightly doped region and the first conducting layer, further reduces the bending degree of the terminal of the depletion line, prolongs the length of the depletion line, reduces the field intensity and further achieves the purpose of improving the withstand voltage degree of the semiconductor device.)

半导体器件及其制造方法

技术领域

本公开涉及半导体技术领域，更具体地，涉及一种半导体器件及其制造方法。

背景技术

在双极集成电路中，最常见的两类器件为：在P型衬底上面的N型外延中所形成的纵向NPN器件和在P型衬底上面的N型外延中所形成的横向PNP器件。

以NPN器件为例，主要的耐压参数包括：当基区B悬空时集电区C对发射区E的击穿电压Vce，当发射区E悬空时集电区C对基区B的击穿电压Vcbo、基区B对衬底的击穿电压Vbs、集电区C对衬底的击穿电压Vcs。在实际应用中，NPN器件的Vcs通常最高可达120至130V，Vcbo通常最高可达100V，但在一些集成电路的应用中，需要NPN器件的Vcs和Vcbo达到180V以上。对大于180V的要求，通常典型值希望在200至260V附近，这对工艺是一个很大的挑战。

图1示出了现有技术中NPN器件的结构示意图。图2示出了现有技术中横向PNP器件的结构示意图。在完成器件的加工步骤之后，将整个器件应用于一定的工作电压下时，硅体内一定厚度的局部杂质被耗尽，所耗尽的厚度边界被称为耗尽线。如图1、图2所示，NPN器件的耗尽线10与横向PNP器件中的耗尽线20弯曲程度都比较大，在外延层耗尽时，电场强度较大，导致该器件的耐压值低，容易发生击穿。

发明内容

有鉴于此，本公开针对现有技术中所存在的上述问题提供了一种半导体器件及其制造方法，以改耗尽线弯曲程度大而导致的器件的耐压程度不够理想的问题。

根据本发明的一方面，提供了一种半导体器件，包括：衬底；外延层，位于所述衬底上；绝缘层，位于所述外延层上，具有多个接触孔；隔离区，位于所述外延层中，从所述外延层的上表面延伸至所述衬底的上表面；第一轻掺杂区，位于所述外延层中并且从所述隔离区内部横向延伸至所述外延层中，所述第一轻掺杂区超出所述隔离区第一预定长度；以及第一导电层，位于所述绝缘层中，并且位于所述第一轻掺杂区上方，横向超出所述第一轻掺杂区第三预定长度，其中，所述第一轻掺杂区和所述第一场板通过第一引线相连，所述第一引线通过接触孔分别与所述第一轻掺杂区和所述第一场板连接。

优选地，还包括：基区，位于所述外延层中，所述隔离区围绕所述基区；以及发射区，位于所述基区中。

优选地，还包括第二轻掺杂区，从所述基区的内部横向延伸至所述外延层中，所述第二轻掺杂区超出所述基区第二预定长度。

优选地，还包括第二导电层，位于所述绝缘层上，并且位于所述第二轻掺杂区上方，横向超出所述第二轻掺杂区第三预定长度。

优选地，还包括：埋层，位于所述衬底与所述外延层中；以及接触区，位于所述第一轻掺杂区与所述第二轻掺杂区之间，从所述外延层的上表面延伸至所述埋层，所述接触区至少位于所述基区一侧。

优选地，所述基区的掺杂浓度的范围包括：1E16/cm^-3至1E20/cm^-3。

优选地，所述基区的结深的范围包括：0.5um至10um。

优选地，所述第一轻掺杂区与所述第二轻掺杂区的掺杂浓度均比所述基区的掺杂浓度低1至3个数量级。

优选地，所述第一轻掺杂区与所述第二轻掺杂区的结深的范围均包括：所述基区的结深的30％至85％。

优选地，所述第二预定长度的范围包括：基区的结深的0.3至2倍。

优选地，所述衬底、所述隔离区、所述基区、所述第一轻掺杂以及所述第二轻掺杂区为第一掺杂类型，所述外延层、所述埋层、所述接触区以及所述发射区为第二掺杂类型，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

发射区，位于所述外延层中；集电区，位于所述外延层中，并围绕所述发射区，所述隔离区围绕所述集电区；以及第二轻掺杂区，从所述集电区的内部横向延伸至所述外延层中，所述第二轻掺杂区超出所述集电区第二预定长度。

优选地，还包括：埋层，位于所述衬底中，且延伸至所述外延层中；以及接触区，位于所述第一轻掺杂区与所述第二轻掺杂区之间，从所述外延层的上表面延伸至所述埋层，所述接触区位于所述集电区的至少一侧。

优选地，还包括第二导电层，位于所述绝缘层中，并且位于所述第二轻掺杂区上方，横向超出所述第二轻掺杂区第三预定长度。

优选地，所述发射区与所述集电区的掺杂浓度的范围分别包括：1E16/cm^-3至1E20/cm^-3。

优选地，所述发射区与所述集电区的结深的范围分别包括：0.5um至10um。

优选地，所述第一轻掺杂区与所述第二轻掺杂区均比所述发射区或所述集电区的掺杂浓度低1至3个数量级。

优选地，第一轻掺杂区与所述第二轻掺杂区的结深的范围均包括所述发射区或所述集电区的结深的30％至85％。

优选地，所述第二预定长度的范围包括：所述发射区或所述集电区的结深的0.3至2倍。

优选地，所述第一预定长度的范围包括：外延层厚度的0.3至1.5倍。

优选地，所述第三预定长度的范围包括：所述第一轻掺杂区或所述第二轻掺杂区结深的0.3至2倍。

优选地，所述第一轻掺杂区与所述第二轻掺杂区的浓度范围均包括1E15/cm^-3至3E19/cm^-3。

优选地，所述第一轻掺杂区与所述第二轻掺杂区的厚度均是所述外延层的5％至70％。

优选地，所述第一轻掺杂区与所述第二轻掺杂区的厚度均为所述外延层的10％至40％。

优选地，所述第一导电层与所述第二导电层的材料选自多晶硅或半绝缘多晶硅，所述第一导电层与所述第二导电层的厚度的范围包括：0.03um至1um。

优选地，所述第一导电层与所述第二导电层的材料选自SiCr、Ti、TiN中的任一种，所述第一导电层的与所述第二导电层厚度的范围包括：0.01um至0.5um。

优选地，所述绝缘层包括：第一绝缘层，位于所述外延层的上表面；第二绝缘层，位于所述第一绝缘层上；以及第三绝缘层，位于所述第二绝缘层上，其中，所述第一导电层与所述第二导电层位于所述第二绝缘层与所述第三绝缘层之间。

优选地，还包括：第二引线，位于所述第二绝缘层表面，经由所述接触孔与所述接触区连接；第三引线，位于所述第二绝缘层表面，经由所述接触孔与所述第二轻掺杂区连接；以及第四引线，位于所述第二绝缘层表面，经由所述接触孔与所述发射区连接。

优选地，所述第二引线作为集电极，所述第三引线作为基极，所述第四引线作为发射极。

优选地，所述绝缘层包括：第一绝缘层，位于所述外延层的上表面；第二绝缘层，位于所述第一绝缘层上；以及第三绝缘层，位于所述第二绝缘层上，其中，所述第一导电层与所述第二导电层位于所述第二绝缘层与所述第三绝缘层之间。

优选地，还包括：第二引线，位于所述第二绝缘层表面，经由所述接触孔与所述接触区连接；第三引线，位于所述第二绝缘层表面，经由所述接触孔与所述第二轻掺杂区连接；以及第四引线，位于所述第二绝缘层表面，经由所述接触孔与所述发射区连接。

优选地，所述第二引线作为基极，所述第三引线作为集电极，所述第四引线作为发射极。

优选地，所述第一绝缘层与所述第二绝缘层的厚度之和的范围包括：0.1um至3um。

优选地，还包括钝化层，位于所述第三绝缘层上，覆盖所述第一引线、所述第二引线、所述第三引线以及所述第四引线。

优选地，所述接触区包括：深接触区，与所述埋层相连；以及浅接触区，位于所述深接触区上方，并分别与所述深接触区以及第二引线相连。

优选地，所述衬底、所述隔离区、所述发射区、所述集电区、所述第一轻掺杂以及所述第二轻掺杂区为第一掺杂类型，所述外延层、所述埋层以及所述接触区为第二掺杂类型，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

根据本发明的另一方面，提供了一种半导体器件的制造方法，包括形成上述的半导体器件。

根据本公开的半导体器件及其制造方法，通过从隔离区的内部横向延伸至外延层的第一轻掺杂区，第一轻掺杂区超出隔离区第一预定长度，减小了耗尽线的弯曲程度，延长了耗尽层的宽度，即延长了耗尽线，通过位于第一轻掺杂区上方且横向超出第一轻掺杂区第三预定长度的第一导电层，减小了耗尽线终端的弯曲程度，从而减小了电场的集中程度，进而达到了提高半导体器件耐压程度的目的。

根据本公开的半导体器件及其制造方法，还通过从重掺杂区的内部横向延伸至外延层的第二轻掺杂区，第二轻掺杂区超出重掺杂区第二预定长度，进一步减小了耗尽线的弯曲程度，通过位于第二轻掺杂区上方且横向超出第二轻掺杂区第三预定长度的第二导电层，进一步减小了耗尽线终端的弯曲程度，延长了耗尽边界的长度，即延长了耗尽线的长度，从而减小了场强，进而达到了提高半导体器件耐压程度的目的。

此外，根据本公开的半导体器件及其制造方法，第一导电层与第二导电层为多晶硅导电层，位于绝缘层中，通过第一引线与第三引线分别与第一轻掺杂区和第二轻掺杂区相接触，不需要改变现有技术中的引线布局，布线图案简单，从而降低了生产成本。

附图说明

通过以下参照附图对本公开实施例进行描述，本公开的上述以及其他目的、特征和优点将更为清楚。

图1示出了现有技术中NPN器件的结构示意图。

图2示出了现有技术中横向PNP器件的结构示意图。

图3示出了本公开第一实施例的NPN器件的结构示意图。

图4至图9示出了根据本发明第一实施例的NPN器件的制造方法在各个阶段的截面图。

图10示出了本公开第二实施例的横向PNP器件的结构示意图。

图11示出了本公开第三实施例的横向PNP器件的结构示意图。

具体实施方式

以下将参照附图更详细地描述本公开。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

在下文中描述了本公开的许多特定的细节，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。关于下文中出现的耗尽线的解释为：在完成器件的加工步骤之后，将整个器件应用于一定的工作电压下时，硅体内(外延层)内一定厚度的局部杂质被耗尽，所耗尽的厚度边界被称为耗尽线。其中，在所述外延层中，靠近隔离区的边缘承受最高耐压值。

图3示出了本公开第一实施例的NPN器件的结构示意图。

如图3所示，本公开第一实施例的NPN器件包括：衬底100、埋层110、外延层120、隔离区、接触区、基区151(重掺杂区)、发射区152、第一轻掺杂区161、第二轻掺杂区162、绝缘层210、钝化层230、第一导电层311、第二导电层312、第一引线321、第二引线322、第三引线323以及第四引线324。其中，衬底100、隔离区、基区151、第一轻掺杂区161、以及第二轻掺杂区162为第一掺杂类型，埋层110、外延层120、接触区、以及发射区为第二掺杂类型，第一掺杂类型与所述第二掺杂类型相反，第一掺杂类型选自P型掺杂与N型掺杂中的一种，第二掺杂类型选自P型掺杂与N型掺杂中的另一种。在本实施例中，第一掺杂类型选自P型掺杂，第二掺杂类型选自N型掺杂。然而本发明的第一实施例并不限于此，第一掺杂类型还可以为N型掺杂，第二掺杂类型为P型掺杂。

在本实施例中，埋层110位于衬底100与外延层120中。外延层120位于衬底100上。隔离区位于外延层120中，形成回字形结构，包括相连的下隔离区131与上隔离区132，下隔离区131与衬底100相连，上隔离区132与第一轻掺杂区161相连。接触区位于外延层120中，其中，接触区至少位于基区151的一侧，或四周封闭式围绕基区151。接触区包括相连的深接触区141与浅接触区142，深接触区141与埋层110相连，浅接触区142与第二引线322相连。

基区151位于外延层120中，发射区152位于基区151中，其中，基区151的掺杂浓度的范围包括：1E16/cm^-3至1E20/cm^-3，基区151的结深的范围包括：0.5um至10um。

第一轻掺杂区161位于外延层120中并且自隔离区内部横向延伸至外延层120中，第一轻掺杂区161超出隔离区第一预定长度L1，第二轻掺杂区162位于外延层120中并且第二轻掺杂区162从基区151的内部横向延伸至外延层120中，第二轻掺杂区162超出基区151第二预定长度L2，其中，第一轻掺杂区161与第二轻掺杂区162的掺杂浓度均比基区151的掺杂浓度低1至3个数量级，第一轻掺杂区161与第二轻掺杂区162的结深的范围均包括：基区151的结深的30％至85％，第一预定长度L1的范围包括：外延层120厚度的0.3至1.5倍，第二预定长度L2的范围包括：基区151的结深的0.3至2倍。第一轻掺杂区161与第二轻掺杂区162的浓度范围包括1E15/cm^-3至3E19/cm^-3。第一轻掺杂区161与第二轻掺杂区162的结深是外延层120厚度的5％-70％。优选地，第一轻掺杂区161与第二轻掺杂区162的结深是外延层厚度的10％-40％。

绝缘层210位于外延层120上，并具有多个接触孔，绝缘层210包括：依次堆叠的第一绝缘层211、第二绝缘层212、以及第三绝缘层213，其中，第一绝缘层211与第二绝缘层212的厚度之和的范围包括：0.1um至3um，在此厚度范围内，第一导电层311与第二导电层312平滑耗尽线的效果最佳。

第一导电层311与第二导电层312位于绝缘层210中，进一步的，第一导电层311与第二导电层312位于第二绝缘层212、第三绝缘层213之间，其中，第一导电层311位于第一轻掺杂区161上方，横向超出第一轻掺杂区161第三预定长度L3，第二导电层312位于第二轻掺杂区162上方，横向超出第二轻掺杂区162第三预定长度L3。在第二绝缘层212表面，第一导电层311与第二导电层312分别形成回字形结构，并且第一导电层311围绕第二导电层312。所述第一导电层311横向超出隔离区的长度为第一预定长度L1和第三预定长度L3之和，所述第二导电层312横向超出基区151的长度为第一预定长度L1和第三预定长度L3之和，其中，第三预定长度L3的范围包括：第一轻掺杂区161结深的0.2至2倍。

在本发明实施例中，为了确保器件的高耐压性能，需要保证耗尽线121的弯曲程度尽可能的平滑，因此需要利用L1的长度进行过度，若L1设置的过大，耗尽线121会出现陡坡，导致陡坡处的电压过高而器件被击穿，因此将L1设置外延层120厚度的0.3至1.5倍较为合适。同理，L2和L3的设置与L1类似。

在本实施例中，第一导电层311和第二导电层312的材料包括多晶硅，第一导电层311和第二导电层312的厚度范围均包括：0.03um至1um。

在一些其他实施例中，第一导电层311和第二导电层312的材料包括半绝缘多晶硅，第一导电层311和第二导电层312的厚度范围均包括：0.03um至1um。

通过利用多晶硅导电层进一步减小了耗尽线121终端(例如为，靠近隔离区和外延层上表面的位置)的弯曲程度，延长了耗尽边界的长度，即延长了耗尽线的长度，减小了电场的集中程度，进而达到了提高NPN器件耐压程度的目的。

在另一些其他实施例中，第一导电层311和第二导电层312的材料包括SiCr、Ti、TiN等各种金属薄膜电阻中的任意一种，第一导电层311和第二导电层312的厚度范围均包括：0.01um至0.5um。

第一引线321、第二引线322、第三引线323以及第四引线324位于绝缘层210上，进一步的，第一引线321、第二引线322、第三引线323以及第四引线324位于第三绝缘层213上，其中，第一引线321经由接触孔分别与第一轻掺杂区161以及第一导电层311相连并作为NPN器件的接地端，第二引线322经由接触孔与浅接触区142相连并作为NPN器件的集电极，第三引线323经由接触孔分别与基区151以及第二导电层312相连并作为NPN器件的基极，第四引线324经由接触孔与发射区152相连并作为NPN器件的发射极。

钝化层230位于绝缘层210上并覆盖第一引线321、第二引线322、第三引线323以及第四引线324，用于防止外界可移动离子进入器件结构中的电场区而造成污染，保证器件的高温可靠性。

图4至图9示出了根据本发明第一实施例的NPN器件的制造方法在各个阶段的截面图。

该制造方法开始于衬底100。该衬底100为P型掺杂的晶向硅衬底。

然后，利用热氧化工艺在衬底100上形成厚绝缘层，并利用光刻和刻蚀工艺在厚绝缘层上形成埋层的掺杂窗口，经由埋层的掺杂窗口在衬底100中形成埋层110，其中，埋层110为N型掺杂。利用光刻和刻蚀工艺在厚绝缘层上形成下隔离区的掺杂窗口，经由隔离区的掺杂窗口在衬底100中形成下隔离区131，其中，下隔离区131为P型掺杂。去除厚绝缘层，在衬底100形成外延层120，其中，外延层120为N型掺杂。在此过程中，埋层110与下隔离区131会向外延层120中扩散，使埋层110与下隔离区131置于衬底100与外延层120相邻处，如图4所示。

然后，利用热氧化工艺在外延层120上形成绝缘层，并利用光刻和刻蚀工艺在绝缘层上形成深接触区的掺杂窗口，经由深接触区的掺杂窗口在外延层120中形成深接触区141，经扩散和推结后，深接触区141与埋层110相连，如图4所示，其中，深接触区141的掺杂类型为N型掺杂，在本实施例中，深接触区140的掺杂物质为磷。

然后，利用光刻和刻蚀工艺在绝缘层上形成上隔离区的掺杂窗口，经由上隔离区的掺杂窗口在外延层120中形成上隔离区132，经推结后，上隔离区132与下隔离区131相连，如图4所示，其中，上隔离区132的掺杂类型为P型掺杂。

然后，去除绝缘层，露出外延层120，在外延层120上形成薄绝缘层，在外延层120中形成基区151，如图4所示，其中，基区151的掺杂类型为P型掺杂。

基区151的掺杂浓度的范围包括：1E16/cm^-3至1E20/cm^-3，基区151的结深的范围包括：0.5um至10um。

然后，在外延层120中形成第一轻掺杂区161与第二轻掺杂区162，第一轻掺杂区161自隔离区内部横向延伸至外延层中，第一轻掺杂区161超出隔离区第一预定长度L1，第二轻掺杂区162从基区151的内部横向延伸至外延层120中，第二轻掺杂区162超出基区151第二预定长度L2，如图4所示，其中，第一轻掺杂区161与第二轻掺杂区162均为P型掺杂，并且掺杂浓度均比基区151的掺杂浓度低1至3个数量级，第一轻掺杂区161与第二轻掺杂区162的结深的范围均包括：基区151的结深的30％至85％，第一预定长度L1的范围包括：外延层120厚度的0.3至1.5倍，第二预定长度L2的范围包括：基区151的结深的0.3至2倍。

然后，对基区151进行退火、氧化，并利用光刻、刻蚀、退火、氧化工艺在基区151中形成发射区152，以及在外延层120中形成浅接触区142，浅接触区142与深接触区141形成欧姆接触，如图4所示，其中，发射区152、浅接触区142掺杂类型为N型掺杂。

然后，在外延层120上依次形成第一绝缘层211与第二绝缘层212，如图5所示，其中，第一绝缘层211与第二绝缘层212的厚度之和的范围包括：0.1um-3um。

然后，利用淀积、掺杂、退火、光刻、刻蚀工艺，在第二绝缘层212上形成第一导电层311与第二导电层312，如图6所示，其中，第一导电层311位于第一轻掺杂区161上方，横向超出第一轻掺杂区161第三预定长度L3，第二导电层312位于第二轻掺杂区162上方，横向超出第二轻掺杂区162第三预定长度L3。在第二绝缘层212表面，第一导电层311与第二导电层312分别形成回字形结构，并且第一导电层311围绕第二导电层312。其中，第三预定长度L3的范围包括：第一轻掺杂区结深的0.2至2倍。

在本实施例中，第一导电层311和第二导电层312的材料包括多晶硅，第一导电层311和第二导电层312的厚度范围均包括：0.03um至1um。

在一些其他实施例中，第一导电层311和第二导电层312的材料包括半绝缘多晶硅，第一导电层311和第二导电层312的厚度范围均包括：0.03um至1um。

在另一些其他实施例中，第一导电层311和第二导电层312的材料包括SiCr、Ti、TiN等各种金属薄膜电阻中的任意一种，第一导电层311、第二导电层312的厚度范围均包括：0.01um至0.5um。

然后，覆盖第一导电层311与第二导电层312在第二绝缘层212上形成第三绝缘层213，如图7所示。

然后，刻蚀第一绝缘层211、第二绝缘层212以及第三绝缘层213组成的绝缘层210，形成多个接触孔201，其中，部分第一轻掺杂区161、第一导电层311、浅接触区142、第二导电层312、基区151以及发射区152分别经相应的的接触孔201暴露，如图8所示。

然后，利用淀积、光刻、刻蚀工艺，在第三绝缘层213上形成第一引线321、第二引线322、第三引线323、第四引线324，其中，第一引线321经由接触孔201分别与第一轻掺杂区161以及第一导电层311相连并作为NPN器件的地引线，第二引线322经由接触孔201与浅接触区142相连并作为NPN器件的集电极引线，第三引线323经由接触孔201分别与基区151以及第二导电层312相连并作为NPN器件的基极引线，第四引线324经由接触孔201与发射区152相连并作为NPN器件的发射极引线，如图9所示。

然后，覆盖第一引线321、第二引线322、第三引线323以及第四引线324，在第三绝缘层213上形成钝化层230，并利用光刻、刻蚀工艺在钝化层230上形成压焊窗口，以形成如图3所示的本发明第一实施例的NPN器件。

根据本公开的第一实施例，通过在外延层120中形成第二轻掺杂区162，并控制第二轻掺杂区162两端伸出基区151的长度范围、第二轻掺杂区162的掺杂浓度以及结深的范围，从而减小了器件的耗尽线121的弯曲程度，达到了使边界电场分布均匀的目的。

根据本公开的第一实施例，通过在外延层120中形成第一轻掺杂区161，并控制第一轻掺杂区161超出上隔离区132的长度范围、第一轻掺杂区161的掺杂浓度以及结深的范围，从而减小了器件的耗尽线121的弯曲程度，达到了使边界电场分布均匀的目的。

根据本发明第一实施例的NPN器件及其制造方法，通过从隔离区的内部横向延伸至外延层的第一轻掺杂区161，从基区151的内部横向延伸至外延层的第二轻掺杂区162，减小了耗尽线121的弯曲程度，通过位于第一轻掺杂区161上方并横向延伸超出第一轻掺杂区161一定长度的第一导电层311，以及位于第二轻掺杂区162的上方并横向延伸超出第二轻掺杂区162的预定长度的第二导电层312，并控制第一导电层311与第二导电层312的厚度、控制第一导电层311的横向超出第一轻掺杂区161以及第二导电层312的横向超出第二轻掺杂区162的长度范围，从而进一步减小了耗尽线121终端(例如为，靠近隔离区和外延层上表面的位置)的弯曲程度，延长了耗尽边界的长度，即延长了耗尽线的长度，减小了电场的集中程度，进而达到了提高NPN器件耐压程度的目的。

在一些具体实施例中，可实现当集成电路纵向NPN器件在发射区悬空时，集电区对衬底的击穿电压Vcs提高到200至260V附近、发射极悬空时，集电区对基区的击穿电压Vcbo提高到200V至260V附近。

图10示出了本公开第二实施例的横向PNP器件的结构示意图。

如图10所示，本公开第二实施例的横向PNP器件包括：衬底500、埋层510、外延层520、包括相接触的下隔离区531与上隔离区532的隔离区、包括相接触的深接触区541与浅接触区542的接触区、集电区551、发射区552、第一轻掺杂区561、第二轻掺杂区562、绝缘层610、钝化层630、第一导电层711、第一引线721、第二引线722、第三引线723以及第四引线724。其中，绝缘层610包括：第一绝缘层611、第二绝缘层612以及第三绝缘层613。衬底500、隔离区、集电区551、发射区552、第一轻掺杂区561、以及第二轻掺杂区562为第一掺杂类型，埋层510、外延层520、以及接触区为第二掺杂类型，第一掺杂类型与所述第二掺杂类型相反，第一掺杂类型选自P型掺杂与N型掺杂中的一种，第二掺杂类型选自P型掺杂与N型掺杂中的另一种。在本实施例中，第一掺杂类型选自P型掺杂，第二掺杂类型选自N型掺杂。然而本发明的第一实施例并不限于此，第一掺杂类型还可以为N型掺杂，第二掺杂类型为P型掺杂。

第一轻掺杂区561位于外延层520中，并且自上隔离区532内部向外延层520中横向延伸，第一轻掺杂区561超出上隔离区532第一预定长度L1，第二轻掺杂区562位于外延层520中，自基区551内部向外延层520中横向延伸，第二轻掺杂区562超出基区551第二预定长度L2，第一预定长度L1的范围包括：外延层520厚度的0.3至1.5倍，第二预定长度L2的范围包括：集电区551或发射区552结深的0.3至2倍。

第一导电层711位于第一轻掺杂区561上方。在第二绝缘层612表面，第一导电层711形成回字形结构。在图10的截面图中，第一导电层711位于第一轻掺杂区561上方，横向超出第一轻掺杂区561第三预定长度L3，第三预定长度L3的范围包括：第一轻掺杂区结深的0.2至2倍。

本公开第二实施例的横向PNP器件的结构、制造方法与第一实施例的NPN器件类似，在此不再赘述，与第一实施例的不同之处在于，在第二实施例的横向PNP器件中，集电区551围绕发射区552，第二轻掺杂区周围未设置第二导电层，第一引线721经由接触孔分别与第一轻掺杂区561以及第一导电层711相连并作为横向PNP器件的地引线，第二引线722经由接触孔与浅接触区542相连并作为横向PNP器件的基极，第三引线723经由接触孔与集电区551相连并作为横向PNP器件的集电极，第四引线724经由接触孔与发射区552相连并作为横向PNP器件的发射极。

图11示出了本公开第三实施例的横向PNP器件的结构示意图。

在第三实施例中，还包括第二导电层712，如图11所示，第二导电层712设置在第三绝缘层163与第二绝缘层162之间。

根据本发明第二或第三实施例的横向PNP器件及其制造方法，通过从隔离区的内部横向延伸至外延层的第一轻掺杂区，从集电区的内部横向延伸至外延层的第二轻掺杂区，减小了耗尽线的弯曲程度，通过位于第一轻掺杂区上方并横向延伸超出第一轻掺杂区一定长度的第一导电层，以及位于第二轻掺杂区的上方并横向延伸超出第二轻掺杂区的预定长度的第二导电层，并控制第一导电层与第二导电层的厚度、控制第一导电层的横向超出第一轻掺杂区以及第二导电层的横向超出第二轻掺杂区的长度范围、从而进一步减小了耗尽线终端(例如为，靠近隔离区和外延层上表面的位置)的弯曲程度，延长了耗尽边界的长度，即延长了耗尽线的长度，减小了电场的集中程度，进而达到了提高横向PNP器件耐压程度的目的。

在一些具体实施例中，可实现集成电路横向横向PNP器件在发射区悬空时，集电区对衬底的击穿电压Vcs提高到200至260V附近；发射区悬空时，基区对衬底的击穿电压Vbs提高到200V至260V附近。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。