阅读说明：本技术 一种适应行周期实时变化的串行cmos图像数据训练方法 (Serial CMOS image data training method adaptive to real-time line period change ) 是由 余达 孔德柱 刘金国 梅贵 万志 傅瑶 张琨 于 2020-05-25 设计创作，主要内容包括：一种适应行周期实时变化的串行CMOS图像数据训练方法,涉及CMOS图像数据的训练方法,解决现有CMOS图像数据训练方法无法满足线阵TDI探测器推扫成像的连续行周期调整应用要求的问题,包括CMOS数据训练系统,主要包含CMOS图像传感器和数据处理器两部分组成。数据处理器内部包含iodelay1、iserdes1、数据异步FIFO、控制异步FIFO、gearbox、ram based shifer和控制器组成。控制器作为CMOS数据训练系统的核心,控制各部分协调工作。CMOS图像传感器在控制器的控制下,输出串行图数据经iodelay1、iserdes1、数据异步FIFO、gearbox、ram based shifer最终转换为位宽p的并行图像数据。本发明提出基于可控移位寄存器的改进训练方法,保证单脉冲训练字的正确性,同时保证行周期的连续可调性。(A serial CMOS image data training method adapting to real-time line period change relates to a CMOS image data training method, solves the problem that the existing CMOS image data training method cannot meet the application requirement of continuous line period adjustment of linear array TDI detector push-broom imaging, and comprises a CMOS data training system which mainly comprises a CMOS image sensor and a data processor. The data processor internally comprises iodelay1, iserdes1, a data asynchronous FIFO, a control asynchronous FIFO, a georbox, ram based shift and a controller. The controller is used as the core of the CMOS data training system and controls all parts to work in coordination. Under the control of the controller, the output serial image data of the CMOS image sensor is finally converted into parallel image data with a bit width p through iodelay1, iserdes1, data asynchronous FIFO, gearbox and ram based shift. The invention provides an improved training method based on a controllable shift register, which ensures the correctness of single-pulse training words and simultaneously ensures the continuous adjustability of line periods.)

一种适应行周期实时变化的串行CMOS图像数据训练方法

技术领域

本发明涉及一种CMOS图像数据的训练方法，具体涉及一种适应行周期实时变化的串行CMOS图像数据训练方法。

背景技术

现今高分辨率(不低于10k)高行频(不低于20kHz)的TDICMOS图像传感器，通常采用多路(不低于20通道)高速串行通道进行图像数据的传输，各数据传输通道之间在每次上电无确定的相位关系，而且随环境温度的变化可能出现串并转换过程中每次截取的串行数据相对位置不同，给数据的串并转换带来很大的困难。直接采用如virtex 6等内部集成的ISERDES1模块，也不能满足高位宽应用要求，需要进行进一步的串并转换；可能在字校正过程中出现错误的数据位置组合得到正确的训练字，而在通道训练过程中无法得到正确的训练字。例如正确的训练字为AB，经过ISERDES1后得到的并行数据A和B，在进一步的串并转换后在字校正过程中可能出现的数据组合方式是ABABABABABAB....，也可能是BABABABABABA，在此两种组合过程中都包含有正确的训练字AB；而在通道训练过程中对应单个训练脉冲，前一种组合方式得到的并行数据为…00,00,AB,00,00…，也包含有正确的训练字AB；而后一种组合方式得到的并行数据为…0,00,0B,A0,00,0…，未包含有正确的训练字AB，通道训练总会失败。授权专利《一种基于交替变换脉冲的CMOS图像数据的训练方法》能解决上述问题，但仅能适应行周期为像素时钟偶数倍的应用场合如面阵探测器的读出，但不适合线阵TDI探测器推扫成像的连续行周期调整应用要求。

发明内容

本发明为解决现有CMOS图像数据训练方法无法满足线阵TDI探测器推扫成像的连续行周期调整应用要求的问题，提供一种适应行周期实时变化的串行CMOS图像数据训练方法。

一种适应行周期实时变化的串行CMOS图像数据训练方法，数据校正包括控制信号train为固定高电平的位校正，控制信号train为固定高电平的字校正，控制信号train为单脉冲宽度的通道校正和数据校正完成状态；

控制信号train为固定高电平的位校正完成后直接进入控制信号train为固定高电平的字校正；字校正成功后，直接从控制信号train为固定高电平的字校正进入控制信号train为单脉冲宽度的通道校正；

首次通道校正失败，从控制信号train为单脉冲宽度的通道校正进入控制信号train为固定电平的字校正，控制信号bitslip_swap取反，同时对字校正的正确和错误次数进行清零；第二次通道校正失败，则从控制信号train为单脉冲宽度的通道校正进入数据校正完成状态；

所述字校正的具体过程为：

步骤一、经iserdes1输出的p/2位的并行数据data_in首先经过可控延迟器输出并行数据data_t1，控制信号为bitslip_swap，当bitslip_swap为低电平时输出无延迟；当bitslip_swap为高电平时输出有延迟，输出的并行数据data_t1相对并行数据data_in延迟1/2个像素时钟周期，即宽度为

步骤二、位宽为p/2位并行数据data_t1经过1:2的串并转换器转换为位宽为p的并行数据data_out_bbuf；位宽为p的并行数据data_out_bbuf经过复选器MUX实现p位并行数据data_out的选择输出，其选择过程由控制信号bitslip_turn控制；bitslip_turn的值从1～2循环，对应不同的取值，并行数据data_out选择data_out_bbuf不同的位组合输出；具体为：

当控制信号bitslip_turn为1时，选择data_out_bbuf的p-1～0位输出；当控制信号bitslip_turn为2时，选择data_out_bbuf的p/2-1～0位和p-1～p/2输出；

步骤三、设定p次控制信号bitslip为一个循环周期；控制信号bitslip脉冲每经过p/2次，则控制信号bitslip_turn加1。

本发明的有益效果：本发明提出基于可控移位寄存器的改进训练方法，保证单脉冲训练字的正确性，同时保证行周期的连续可调性。具有以下优点：

1、划分时钟域控制，降低区域时钟的负载，可使系统工作在更高的频率；

2、iodelay1的inc管脚恒使能的高电平，减少跨时钟域的控制信号个数，节约资源；

3、控制异步FIFO仅在数据训练阶段读写操作有效，节约能耗；

4、在字校正阶段使用固定的高电平，不使用交替脉冲，可满足行周期长度连续可变的应用要求；

5、通过在并行p/2位的并行数据前加入可选择的移位寄存器，实现可控的1/2像素时钟周期的延迟，可克服环境温度的变化可能出现串并转换过程中每次截取的串行数据相对位置不同而出现的训练错误。

附图说明

图1为本发明所述的一种适应行周期实时变化的串行CMOS图像数据训练系统结构图；

图2为本发明所述的一种适应行周期实时变化的串行CMOS图像数据训练方法的数据校正流程图；

图3为本发明所述的一种适应行周期实时变化的串行CMOS图像数据训练方法中字校正和通道校正原理图。

具体实施方式

具体实施方式一、结合图1至图3说明本实施方式，一种适应行周期实时变化的串行CMOS图像数据训练方法，包括CMOS数据训练系统主要包含CMOS图像传感器和数据处理器两部分组成。数据处理器内部包含可编程延迟元件(iodelay1)、专用串并转换器(iserdes1)、数据异步FIFO、控制异步FIFO、数据位宽加倍变换模块(gearbox)、基于RAM的移位寄存器(ram based shifer)和控制器组成。控制器作为CMOS数据训练系统的核心，控制各部分协调工作。CMOS图像传感器在控制器的控制下，输出串行图数据经iodelay1、iserdes1、数据异步FIFO、gearbox、ram based shifer最终转换为位宽p的并行图像数据。

本实施方式中，数据校正流程主要包含train为固定高电平的位校正、train为固定电平的字校正、train为单脉冲宽度的通道校正和数据校正完成状态。train为固定高电平的位校正完成后直接进入train为固定电平的字校正。字校正成功后，直接从train为固定电平的字校正进入train为单脉冲宽度的通道校正。首次通道校正失败，从train为单脉冲宽度的通道校正进入train为固定电平的字校正，bitslip_swap取反，同时对字校正的正确和错误次数进行清零；第二次通道校正失败，则从train为单脉冲宽度的通道校正进入数据校正完成状态。

结合图2和图3说明本实施方式，本实施方式中，所述位校正过程为：输入的串行图像数据首先经iodelay1进行相位可控的延迟；位校正由控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse进行控制，经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入iodelay1的reset和ce脚进行控制；控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平。

所述字校正过程为：经过iserdes1进行1：p/2的串并转换的p/2位的并行数据，再经过异步数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经gearbox进行1:2转换最终实现1：p的串并转换；字校正由控制器产生的控制信号bitslip和bitslip_pulse进行控制；bitslip信号直接送入gearbox；bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入iserdes1的bitslip管脚。控制器产生的控制信号train为固定的高电平，vtz为低电平。

所述字校正的具体步骤为：

(a)经iserdes1输出的p/2位的并行数据data_in首先经过可控的1/2pixel_delay的延迟器，控制信号为bitslip_swap，当bitslip_swap为低电平时输出无延迟；当bitslip_swap为低电平时输出无延迟，输出并行数据data_t1相对输入并行数据data_in延迟1/2个像素时钟周期，也就是宽度为4f_cp_{lk_io}。

(b)位宽为p/2位并行数据data_t1经过1:2的串并转换器转换为位宽为p的并行数据data_out_bbuf；位宽为p的并行数据data_out_bbuf经过复选器MUX实现p位并行数据data_out的选择输出，其选择过程受控制信号bitslip_turn控制。bitslip_turn的值从1～2循环，对应不同的取值，data_out选择data_out_bbuf不同的位组合输出。

当bitslip_turn为1时，选择data_out_bbuf的(p-1 to 0)位输出；当bitslip_turn为2时，选择data_out_bbuf的((p/2-1 to 0))位和(p-1 to p/2)输出。

(c)设定p次控制信号bitslip(bitslip_pulse))为一个循环周期；bitslip脉冲每经过p/2次，则bitslip_turn加1。

在字校正过程中，控制器产生的控制信号vtz为低电平，Train为高电平。

本实施方式中，所述通道校正过程为：全局时钟域的p位并行数据经rambasedshifer进行并行数据的可控数据位延迟；通道校正由控制器产生的控制信号chan_shift进行控制。控制器产生的控制信号train和vtz为周期信号，在每个周期内train的正脉冲宽度为控制信号vtz在每个周期内的负脉冲宽度为f_{clk_io}为串行图像数据的DDR伴随时钟频率。

本实施方式中，通道校正由控制器产生的控制信号chan_shift进行控制，每发出一个脉冲，并行数据的位置相对延迟一个像素时钟长度。bitslip_swap的控制信号并不是在字校正阶段产生，而是在首次通道训练失败的情况下进行取反，同时对字校正的正确和错误次数进行清零。

通道校正过程中，控制器产生的控制信号train和vtz为周期信号；在每个周期内train的正脉冲宽度为相位与wordstate_train相同；vtz在每个周期内的负脉冲宽度为相位与wordstate_train相同。

本实施方式中，数据处理器采用virtex 6器件及其内部资源；CMOS图像传感器采用长光辰芯公司的定制产品。