具体实施方式

下面参考附图描述各种实施例，以便详细描述本公开，使得本公开所属领域的普通技术人员可以容易地实现本公开的技术精神。

将理解，当元件被称为“连接到”或“耦合到”另一元件时，该元件可以直接连接到或耦合到另一元件，或者利用插入在它们之间的一个或多个元件，电连接到或耦合到另一元件。另外，还将理解，当在本说明书中被使用时，术语“包括”和“包含”指定所述元件的存在，并且不排除一个或多个其他元件的存在或添加。在贯穿说明书的描述中，以单数形式描述一些组件，但是本公开不限于此，并且将理解，可以以复数形成组件。

图1是示出根据一个实施例的图像感测设备100的框图。

参考图1，图像感测设备100可以包括行控制器110、像素阵列120、斜坡信号生成器130、信号转换器140、全局计数器150和存储器160。

行控制器110可以生成用于控制每一行的像素阵列120的多个行控制信号CTRLs。例如，行控制器110可以生成用于在第一行时间期间控制被布置在像素阵列120的第一行中的像素的第一行控制信号，并且可以生成用于在第二行时间期间控制被布置在像素阵列120的第二行中的像素的第二行控制信号。

像素阵列120可以包括以行和列布置的多个像素PX。像素阵列120可以在行控制器110的控制下将每一行的多个像素信号VPs输出到信号转换器140。例如，像素阵列120可以在第一行时间期间从被布置在第一行中的像素生成多个像素信号VPs，并且可以在第二行时间期间从被布置在第二行中的像素生成多个像素信号VPs。多个像素信号VPs可以被称为多个第一像素信号VP1s、多个第二像素信号VP2s和多个第三像素信号VP3s。为了便于描述，将多个像素信号VPs描述为被划分为三组，但是在另一实施例中，可以被划分为不同数目的组。

斜坡信号生成器130可以基于斜坡控制信号RP生成斜坡信号VR，斜坡信号VR具有针对每个行时间的设置模式。

信号转换器140可以基于多个第一像素信号VP1s、多个第二像素信号VP2s、多个第三像素信号VP3s、斜坡信号VR、以及第一至第三控制码信号CC1s、CC2s和CC3s，来生成多个比较信号VXs。多个比较信号VXs可以被称为多个在后比较信号VXs，或者多个比较信号VXs可以被称为多个第一在后比较信号VX1s、多个第二在后比较信号VX2s和多个第三在后比较信号VX3s。

例如，信号转换器140可以包括第一信号转换器A1、第二信号转换器A2和第三信号转换器A3。第一信号转换器A1可以基于多个第一像素信号VP1s、斜坡信号VR和第一控制码信号CC1s来生成多个第一在后比较信号VX1s。第二信号转换器A2可以基于多个第二像素信号VP2s、斜坡信号VR和第二控制码信号CC2s来生成多个第二在后比较信号VX2s。第三信号转换器A3可以基于多个第三像素信号VP3s、斜坡信号VR和第三控制码信号CC3s来生成多个第三在后比较信号VX3s。

全局计数器150可以生成针对每个行时间的一个或多个计数信号CNTs。

存储器160可以基于针对每个行时间的多个第一在后比较信号VX1s、多个第二在后比较信号VX2s和多个第三在后比较信号VX3s，存储针对每一列的计数信号CNTs，并且可以针对每个行时间生成多个数字信号DOUTs。多个数字信号DOUTs可以被称为多个第一数字信号DOUT1s、多个第二数字信号DOUT2s和多个第三数字信号DOUT3s。

例如，存储器160可以包括第一存储器B1、第二存储器B2和第三存储器B3。第一存储器B1可以基于多个第一在后比较信号VX1s中的每个来存储计数信号CNTs，并且可以输出所存储的计数信号作为多个第一数字信号DOUT1s。第二存储器B2可以基于多个第二在后比较信号VX2s中的每个来存储计数信号CNTs，并且可以输出所存储的计数信号作为多个第二数字信号DOUT2s。第三存储器B3可以基于多个第三在后比较信号VX3s中的每个来存储计数信号CNTs，并且可以输出所存储的计数信号作为多个第三数字信号DOUT3s。

图2是示出信号转换器140的一个实施例的框图，该信号转换器140可以包括第一信号转换器A1、第二信号转换器A2和第三信号转换器A3。

第一信号转换器A1可以基于多个第一像素信号VP1s、斜坡信号VR和第一控制码信号CC1s来生成多个第一在后比较信号VX1s。例如，第一信号转换器A1可以包括多个比较电路A11至A1n。多个比较电路A11至A1n可以共同接收斜坡信号VR和第一控制码信号CC1s，可以接收多个第一像素信号VP1s之中的对应像素信号，并且可以分别生成多个第一在后比较信号VX1s。

例如，多个比较电路A11至A1n之中的第一比较电路A11可以基于多个第一像素信号VP1s之中的第一像素信号VP11、第一控制码信号CC1s和斜坡信号VR，来生成第一在后比较信号VX1s中的第一在后比较信号VOUT11。多个比较电路A11至A1n之中的第n比较电路A1n可以基于多个第一像素信号VP1s之中的第n像素信号VP1n、第一控制码信号CC1s和斜坡信号VR，来生成第一在后比较信号VX1s中的第n在后比较信号VOUT1n。

第二信号转换器A2可以基于多个第二像素信号VP2s、斜坡信号VR和第二控制码信号CC2s来生成多个第二在后比较信号VX2s。例如，第二信号转换器A2可以包括多个比较电路A21至A2n。多个比较电路A21至A2n可以共同接收斜坡信号VR和第二控制码信号CC2s，可以接收多个第二像素信号VP2s之中的对应像素信号，并且可以分别生成多个第二在后比较信号VX2s。

例如，多个比较电路A21至A2n之中的第一比较电路A21可以基于多个第二像素信号VP2s之中的第一像素信号VP21、第二控制码信号CC2s和斜坡信号VR，来生成多个第二在后比较信号VX2s之中的第一在后比较信号VOUT21。多个比较电路A21至A2n之中的第n比较电路A2n可以基于多个第二像素信号VP2s之中的第n像素信号VP2n、第二控制码信号CC2s和斜坡信号VR，来生成多个第二在后比较信号VX2s之中的第n在后比较信号VOUT2n。

第三信号转换器A3可以基于多个第三像素信号VP3s、斜坡信号VR和第三控制码信号CC3s来生成多个第三在后比较信号VX3s。例如，第三信号转换器A3可以包括多个比较电路A31至A3n。多个比较电路A31至A3n可以共同接收斜坡信号VR和第三控制码信号CC3s，可以接收多个第三像素信号VP3s之中的对应像素信号，并且可以分别生成多个第三在后比较信号VX3s。

例如，多个比较电路A31至A3n之中的第一比较电路A31可以基于多个第三像素信号VP3s之中的第一像素信号VP31、第三控制码信号CC3s和斜坡信号VR，来生成多个第三在后比较信号VX3s之中的第一在后比较信号VOUT31。多个比较电路A31至A3n之中的第n比较电路A3n可以基于多个第三像素信号VP3s之中的第n像素信号VP3n、第三控制码信号CC3s和斜坡信号VR，来生成多个第三在后比较信号VX3s之中的第n在后比较信号VOUT3n。

第一比较电路A11可以代表第一信号转换器A1中的比较电路A11至A1n的结构，第一比较电路A21可以代表第二信号转换器A2中的比较电路A21至A2n的结构，并且第一比较电路A31可以代表第三信号转换器A3中的比较电路A31至A3n的结构。

图3是示出第一信号转换器A1中的第一比较电路A11的一个实施例的框图。参考图3，第一比较电路A11可以包括第一采样电路CA11、第二采样电路CA12、第一在前比较器AA11、第一开关SWA11、第二开关SWA12、第三采样电路CA13、第四采样电路CA14、第一在后比较器AA12、第三开关SWA13和第四开关SWA14。

第一采样电路CA11可以在行时间期间采样第一像素信号VP11，并且将采样的第一像素信号输出到第一在前比较器AA11的第一输入端子。该第一输入端子可以是反相(-)输入端子。

第二采样电路CA12可以在行时间期间采样斜坡信号VR，并且将采样的斜坡信号输出到第一在前比较器AA11的第二输入端子。该第二输入端子可以是同相(+)输入端子。

第一在前比较器AA11可以基于采样的第一像素信号和采样的斜坡信号来生成第一在前比较信号VAOUT1。例如，第一在前比较器AA11可以在行时间期间将采样的第一像素信号与采样的斜坡信号进行比较，并且可以在比较结果表明采样的第一像素信号的电压电平变得低于采样的斜坡信号的电压电平时，允许第一在前比较信号VAOUT1转变。第一在前比较器AA11可以在行时间之前的初始化时间期间，由第一开关SWA11和第二开关SWA12初始化。

第一开关SWA11可以耦合在第一在前比较器AA11的第一输入端子与第一输出端子之间。第一输出端子可以是同相(+)输出端子，并且可以是通过其输出第一在前比较信号VAOUT1的输出端子。第一开关SWA11可以基于第一开关控制信号S1选择性地将第一输入端子耦合到第一输出端子。例如，第一开关SWA11可以在初始化时间期间将第一输入端子电耦合到第一输出端子，并且可以在行时间期间将第一输入端子与第一输出端子电去耦合。

第二开关SWA12可以耦合在第一在前比较器AA11的第二输入端子与第二输出端子之间。第二输出端子可以是反相(-)输出端子。第二开关SWA12可以基于第一开关控制信号S1选择性地将第二输入端子耦合到第二输出端子。例如，第二开关SWA12可以在初始化时间期间将第二输入端子电耦合到第二输出端子，并且可以在行时间期间将第二输入端子与第二输出端子电去耦合。

第三采样电路CA13可以在行时间期间采样第一在前比较信号VAOUT1，并且可以将采样的第一在前比较信号输出到第一在后比较器AA12的第一输入端子N11。第一输入端子N11可以是反相(-)输入端子。第三采样电路CA13可以在初始化时间期间采样第一在后比较器AA12的第一输入端子N11的电压电平。

第四采样电路CA14可以在初始化时间期间采样被输入到第一在后比较器AA12的第二输入端子N12的第一参考信号VREF1(例如，在该第二输入端子N12处生成的第一参考信号VREF1)。第二输入端子N12可以是同相(+)输入端子。第四采样电路CA14可以耦合在第一在后比较器AA12的第二输入端子N12与低电压端子(例如，接地电压端子)之间。

第一在后比较器AA12可以在行时间期间基于采样的第一在前比较信号和第一参考信号VREFl来生成第一在后比较信号VOUT11。例如，第一在后比较器AA12可以在第一比较前提下将采样的第一在前比较信号与第一参考信号VREF1进行比较，并且可以在比较结果表明采样的第一在前比较信号的电压电平变得低于第一参考信号VREF1的电压电平时，允许第一在后比较信号VOUT11转变。

例如，第一比较前提可以包括以下条件：在初始化时间期间，第一在后比较器AA12的第一输入端子N11被初始化为第一电压电平。在一个实施例中，第一比较前提可以包括以下条件：在初始化时间期间，第一参考信号VREF1的电压电平被调节为第一电压电平。

第一在后比较器AA12可以在初始化时间期间被初始化，并且当被初始化时，第一在后比较器AA12可以基于第一控制码信号CC1s通过自生成，将第一输入端子N11初始化为第一电压电平，或者将第一参考信号VREF1的电压电平调节为第一电压电平。自生成与在第一在后比较器AA12中生成的电流有关。自生成操作的示例在下面例如参考图4更详细地描述。

第三开关SWA13可以耦合在第一在后比较器AA12的第一输入端子N11与第一输出端子之间。第一输出端子可以是通过其输出第一在后比较信号VOUT11的同相(+)输出端子。第三开关SWA13可以基于第二开关控制信号S2选择性地将第一输入端子N11耦合到第一输出端子。例如，第三开关SWA13可以在初始化时间期间将第一输入端子N11电耦合到第一输出端子，并且可以在行时间期间将第一输入端子N11与第一输出端子电去耦合。

第四开关SWA14可以耦合在第一在后比较器AA12的第二输入端子N12与第二输出端子之间。第二输出端子可以是反相(-)输出端子。第四开关SWA14可以基于第二开关控制信号S2选择性地将第二输入端子N12耦合到第二输出端子。例如，第四开关SWA14可以在初始化时间期间将第二输入端子N12电耦合到第二输出端子，并且可以在行时间期间将第二输入端子N12与第二输出端子电去耦合。

图4是示出第一在后比较器AA12的一个实施例、连同第三开关SWA13和第四开关SWA14的电路图。

参考图4，第一在后比较器AA12可以包括输入电路AN11和AN12、加载电路AP11和AP12、第一电流源AS11和第二电流源AS12。输入电路AN11和AN12可以分别耦合在加载电路AP11和AP12与电流源AS11和AS12之间。输入电路AN11和AN12可以接收采样的第一在前比较信号和第一参考信号VREF1。例如，输入电路AN11和AN12可以分别包括第一NMOS晶体管AN11和第二NMOS晶体管AN12。第一NMOS晶体管AN11可以包括耦合到第二输入端子N12的栅极端子、以及耦合在第二输出端子与第一节点之间的源极端子和漏极端子。第二NMOS晶体管AN12可以包括耦合到第一输入端子N11的栅极端子、以及耦合在第一输出端子与第一节点之间的源极端子和漏极端子。

加载电路AP11和AP12可以耦合在相应输入电路AN11和AN12与高电压端子(例如，电源电压端子)之间。例如，加载电路AP11和AP12可以分别包括第一PMOS晶体管AP11和第二PMOS晶体管AP12。第一PMOS晶体管AP11可以包括耦合到第一共同耦合节点的栅极端子、以及耦合在高电压端子与第二输出端子之间的源极端子和漏极端子。第一共同耦合节点和第二输出端子可以彼此电耦合。第二PMOS晶体管AP12可以包括耦合到第一共同耦合节点的栅极端子、以及耦合在高电压端子与第一输出端子之间的源极端子和漏极端子。

第一电流源AS11和第二电流源AS12可以并联耦合在第一节点与低电压端子之间。第一电流源AS11可以生成与第一参考信号VREF1的默认电压电平对应的第一电流。第二电流源AS12可以基于第一控制码信号CC1s生成第一调节电流。第一调节电流可以用于调节第一参考信号VREF1的电压电平。

具有上述配置的第一在后比较器AA12可以在初始化时间期间基本上使用第一电流，并且可以在初始化时间期间选择性地使用基于第一控制码信号CC1s的第一调节电流。因此，从第一电流获得的第一参考电流可以通过第三开关SWA13被提供给第一输入端子N11，并且通过第四开关SWA14被提供给第二输入端子N12。

在一个实施例中，从第一电流和第一调节电流的总和电流(下文中称为“第一总和电流”)获得的第一参考电流可以通过第三开关SWA13被提供给第一输入端子N11，并且通过第四开关SWA14被提供给第二输入端子N12。例如，当第一总和电流在初始化时间的初始时段期间生成并且第一电流在初始化时间的最后时段期间生成时，第一输入端子N11可以基于从第一总和电流获得的第一参考电流，在初始时段期间被初始化为第一电压电平。而且，基于从第一电流获得的第一参考电流，第一参考信号VREF1可以在最后时段期间具有默认电压电平。例如，第三采样电路CA13可以在初始时段期间采样第一输入端子N11的第一电压电平，并且第四采样电路CA14可以在最后时段期间采样第一参考信号VREF1的默认电压电平。

作为另一示例，当第一电流在初始化时间的初始时段期间生成并且第一总和电流在初始化时间的最后时段期间生成时，第一输入端子N11可以基于从第一电流获得的第一参考电流，在初始时段期间被初始化为默认电压电平。而且，基于从第一总和电流获得的第一参考电流，第一参考信号VREF1可以在最后时段期间具有第一电压电平。例如，第三采样电路CA13可以在初始时段期间采样第一输入端子N11的默认电压电平，并且第四采样电路CA14可以在最后时段期间采样第一参考信号VREF1的第一电压电平。这样，第一参考信号VREF1可以不从外部设备或电路提供，而是可以基于在第一在后比较器AA12中生成的电流来生成(例如，可以自生成)。

图5是示出第二信号转换器A2中的第一比较电路A21的一个实施例的框图。参考图5，第一比较电路A21可以包括第一采样电路CB11、第二采样电路CB12、第一在前比较器AB11、第一开关SWB11、第二开关SWB12、第三采样电路CB13、第四采样电路CB14、第一在后比较器AB12、第三开关SWB13和第四开关SWB14。

第一采样电路CB11可以在行时间期间采样第一像素信号VP21，并且可以将采样的第一像素信号输出到第一在前比较器AB11的第一输入端子。第一输入端子可以是反相(-)输入端子。

第二采样电路CB12可以在行时间期间采样斜坡信号VR，并且可以将采样的斜坡信号输出到第一在前比较器AB11的第二输入端子。第二输入端子可以是同相(+)输入端子。

第一在前比较器AB11可以基于采样的第一像素信号和采样的斜坡信号来生成第一在前比较信号VBOUT1。例如，第一在前比较器AB11可以在行时间期间将采样的第一像素信号与采样的斜坡信号进行比较，并且可以在比较结果表明采样的第一像素信号的电压电平变得低于采样的斜坡信号的电压电平时，允许第一在前比较信号VBOUT1转变。第一在前比较器AB11可以在行时间之前的初始化时间期间由第一开关SWB11和第二开关SWB12初始化。第一在前比较器AB11可以根据与第一信号转换器A1中包括的第一在前比较器AA11相同的比较前提来初始化。例如，第一在前比较器AA11和AB11的输入和输出端子可以被初始化为相同的电平。

第一开关SWB11可以耦合在第一在前比较器AB11的第一输入端子与第一输出端子之间。第一输出端子可以是同相(+)输出端子，并且可以是通过其输出第一在前比较信号VBOUT1的输出端子。第一开关SWB11可以基于第一开关控制信号S1选择性地将第一输入端子耦合到第一输出端子。例如，第一开关SWB11可以在初始化时间期间将第一输入端子电耦合到第一输出端子，并且可以在行时间期间将第一输入端子与第一输出端子电去耦合。

第二开关SWB12可以耦合在第一在前比较器AB11的第二输入端子与第二输出端子之间。第二输出端子可以是反相(-)输出端子。第二开关SWB12可以基于第一开关控制信号S1选择性地将第二输入端子耦合到第二输出端子。例如，第二开关SWB12可以在初始化时间期间将第二输入端子电耦合到第二输出端子，并且可以在行时间期间将第二输入端子与第二输出端子电去耦合。

第三采样电路CB13可以在行时间期间采样第一在前比较信号VBOUT1，并且可以将采样的第一在前比较信号输出到第一在后比较器AB12的第一输入端子N21。第一输入端子N21可以是反相(-)输入端子。第三采样电路CB13可以在初始化时间期间采样第一在后比较器AB12的第一输入端子N21的电压电平。

第四采样电路CB14可以在初始化时间期间采样输入到第一在后比较器AB12的第二输入端子N22的第二参考信号VREF2(例如，在该第二输入端子N22处生成的第二参考信号VREF2)。第二输入端子N22可以是同相(+)输入端子。第四采样电路CB14可以耦合在第一在后比较器AB12的第二输入端子N22与低电压端子之间。

第一在后比较器AB12可以在行时间期间基于采样的第一在前比较信号和第二参考信号VREF2来生成第一在后比较信号VOUT21。例如，第一在后比较器AB12可以在不同于第一比较前提的第二比较前提下将采样的第一在前比较信号与第二参考信号VREF2进行比较，并且可以在比较结果表明采样的第一在前比较信号的电压电平变得低于第二参考信号VREF2的电压电平时，允许第一在后比较信号VOUT21转变。例如，第二比较前提可以包括以下条件：在初始化时间期间，第一在后比较器AB12的第一输入端子N21被初始化为不同于第一电压电平的第二电压电平。在一个实施例中，第二比较前提可以包括以下条件：在初始化时间期间，第二参考信号VREF2的电压电平被调节为第二电压电平。

第一在后比较器AB12可以在初始化时间期间被初始化，并且当被初始化时，第一在后比较器AB12可以基于第二控制码信号CC2s通过自生成，将第一输入端子N21初始化为第二电压电平，或者将第二参考信号VREF2的电压电平调节为第二电压电平。自生成操作可以与在第一在后比较器AB12中生成的电流有关。自生成操作的一个示例将在下面例如参考图6更详细地描述。

第三开关SWB13可以耦合在第一在后比较器AB12的第一输入端子N21与第一输出端子之间。第一输出端子可以是同相(+)输出端子，并且可以是通过其输出第一在后比较信号VOUT21的输出端子。第三开关SWB13可以基于第二开关控制信号S2选择性地将第一输入端子N21耦合到第一输出端子。例如，第三开关SWB13可以在初始化时间期间将第一输入端子N21电耦合到第一输出端子，并且可以在行时间期间将第一输入端子N21与第一输出端子电去耦合。

第四开关SWB14可以耦合在第一在后比较器AB12的第二输入端子N22与第二输出端子之间。第二输出端子可以是反相(-)输出端子。第四开关SWB14可以基于第二开关控制信号S2选择性地将第二输入端子N22耦合到第二输出端子。例如，第四开关SWB14可以在初始化时间期间将第二输入端子N22电耦合到第二输出端子，并且可以在行时间期间将第二输入端子N22与第二输出端子电去耦合。

图6是示出第一在后比较器AB12的一个实施例、连同第三开关SWB13和第四开关SWB14的电路图。参考图6，第一在后比较器AB12可以包括输入电路BN11和BN12、加载电路BP11和BP12、第一电流源BS11和第二电流源BS12。

输入电路BN11和BN12可以分别耦合在加载电路BP11和BP12与电流源BS11和BS12之间。输入电路BN11和BN12可以接收采样的第一在前比较信号和第二参考信号VREF2。例如，输入电路BN11和BN12可以分别包括第一NMOS晶体管BN11和第二NMOS晶体管BN12。第一NMOS晶体管BN11可以包括耦合到第二输入端子N22的栅极端子、以及耦合在第二输出端子与第二节点之间的源极端子和漏极端子。第二NMOS晶体管BN12可以包括耦合到第一输入端子N21的栅极端子、以及耦合在第一输出端子与第二节点之间的源极端子和漏极端子。

加载电路BP11和BP12可以耦合在相应输入电路BN11和BN12与高电压端子之间。例如，加载电路BP11和BP12可以分别包括第一PMOS晶体管BP11和第二PMOS晶体管BP12。第一PMOS晶体管BP11可以包括耦合到第二共同耦合节点的栅极端子、以及耦合在高电压端子与第二输出端子之间的源极端子和漏极端子。第二共同耦合节点和第二输出端子可以彼此电耦合。第二PMOS晶体管BP12可以包括耦合到第二共同耦合节点的栅极端子、以及耦合在高电压端子与第一输出端子之间的源极端子和漏极端子。

第一电流源BS11和第二电流源BS12可以并联耦合在第二节点与低电压端子之间。第一电流源BS11可以生成与第二参考信号VREF2的默认电压电平对应的第二电流。第二电流源BS12可以基于第二控制码信号CC2s生成第二调节电流。第二调节电流可以调节第二参考信号VREF2的电压电平。

具有上述配置的第一在后比较器AB12可以在初始化时间期间基本上使用第二电流，并且可以在初始化时间期间选择性地使用基于第二控制码信号CC2s的第二调节电流。因此，从第二电流获得的第二参考电流可以通过第三开关SWB13被提供给第一输入端子N21，并且通过第四开关SWB14被提供给第二输入端子N22。

在一个实施例中，从第二电流和第二调节电流的总和电流(下文中称为“第二总和电流”)获得的第二参考电流可以通过第三开关SWB13被提供给第一输入端子N21，并且通过第四开关SWB14被提供给第二输入端子N22。例如，当第二总和电流在初始化时间的初始时段期间生成并且第二电流在初始化时间的最后时段期间生成时，第一输入端子N21可以基于从第二总和电流获得的第二参考电流，在初始时段期间被初始化为第二电压电平。而且，基于从第二电流获得的第二参考电流，第二参考信号VREF2可以在最后时段期间具有默认电压电平。

例如，第三采样电路CB13可以在初始时段期间采样第一输入端子N21的第二电压电平。第四采样电路CB14可以在最后时段期间采样第二参考信号VREF2的默认电压电平。作为另一示例，当第二电流在初始化时间的初始时段期间生成并且第二总和电流在初始化时间的最后时段期间生成时，第一输入端子N21可以基于从第二电流获得的第二参考电流，在初始时段期间被初始化为默认电压电平。基于从第二总和电流获得的第二参考电流，第二参考信号VREF2可以在最后时段期间具有第二电压电平。

例如，第三采样电路CB13可以在初始时段期间采样第一输入端子N21的默认电压电平。第四采样电路CB14可以在最后时段期间采样第二参考信号VREF2的第二电压电平。这样，第二参考信号VREF2可以不从外部设备或电路提供，而是可以基于在第一在后比较器AB12中生成的电流来生成(例如，自生成)。

图7是示出第三信号转换器A3中包括的第一比较电路A31的一个实施例的框图。参考图7，第一比较电路A31可以包括第一采样电路CC11、第二采样电路CC12、第一在前比较器AC11、第一开关SWC11、第二开关SWC12、第三采样电路CC13、第四采样电路CC14、第一在后比较器AC12、第三开关SWC13和第四开关SWC14。

第一采样电路CC11可以在行时间期间采样第一像素信号VP31，并且可以将采样的第一像素信号输出到第一在前比较器AC11的第一输入端子。第一输入端子可以是反相(-)输入端子。

第二采样电路CC12可以在行时间期间采样斜坡信号VR，并且可以将采样的斜坡信号输出到第一在前比较器AC11的第二输入端子。第二输入端子可以是同相(+)输入端子。

第一在前比较器AC11可以基于采样的第一像素信号和采样的斜坡信号来生成第一在前比较信号VCOUT1。例如，第一在前比较器AC11可以在行时间期间将采样的第一像素信号与采样的斜坡信号进行比较，并且可以在比较结果表明采样的第一像素信号的电压电平变得低于采样的斜坡信号的电压电平时，允许第一在前比较信号VCOUT1转变。第一在前比较器AC11可以在行时间之前的初始化时间期间由第一开关SWC11和第二开关SWC12初始化。第一在前比较器AC11可以根据与第一信号转换器A1中的第一在前比较器AA11相同的比较前提来初始化。例如，第一在前比较器AA11、AB11和AC11的输入和输出端子可以被初始化为相同的电平。

第一开关SWC11可以耦合在第一在前比较器AC11的第一输入端子与第一输出端子之间。第一输出端子可以是同相(+)输出端子，并且可以是通过其输出第一在前比较信号VCOUT1的输出端子。第一开关SWC11可以基于第一开关控制信号S1选择性地将第一输入端子耦合到第一输出端子。例如，第一开关SWC11可以在初始化时间期间将第一输入端子电耦合到第一输出端子，并且可以在行时间期间将第一输入端子与第一输出端子电去耦合。

第二开关SWC12可以耦合在第一在前比较器AC11的第二输入端子与第二输出端子之间。第二输出端子可以是反相(-)输出端子。第二开关SWC12可以基于第一开关控制信号S1选择性地将第二输入端子耦合到第二输出端子。例如，第二开关SWC12可以在初始化时间期间将第二输入端子电耦合到第二输出端子，并且可以在行时间期间将第二输入端子与第二输出端子电去耦合。

第三采样电路CC13可以在行时间期间采样第一在前比较信号VCOUT1，并且可以将采样的第一在前比较信号输出到第一在后比较器AC12的第一输入端子N31。第一输入端子N31可以是反相(-)输入端子。第三采样电路CC13可以在初始化时间期间采样第一在后比较器AC12的第一输入端子N31的电压电平。

第四采样电路CC14可以在初始化时间期间采样输入到第一在后比较器AC12的第二输入端子N32的第三参考信号VREF3(例如，在该第二输入端子N32处生成的第三参考信号VREF3)。第二输入端子N32可以是同相(+)输入端子。第四采样电路CC14可以耦合在第一在后比较器AC12的第二输入端子N32与低电压端子之间。

第一在后比较器AC12可以在行时间期间基于采样的第一在前比较信号和第三参考信号VREF3来生成第一在后比较信号VOUT31。例如，第一在后比较器AC12可以在不同于第一比较前提和第二比较前提的第三比较前提下将采样的第一在前比较信号与第三参考信号VREF3进行比较，并且可以在比较结果表明采样的第一在前比较信号的电压电平变得低于第三参考信号VREF3的电压电平时，允许第一在后比较信号VOUT31转变。例如，第三比较前提可以包括以下条件：在初始化时间期间，第一在后比较器AC12的第一输入端子N31被初始化为不同于第一电压电平和第二电压电平的第三电压电平。在一个实施例中，第三比较前提可以包括以下条件：在初始化时间期间，第三参考信号VREF3的电压电平被调节为第三电压电平。

第一在后比较器AC12可以在初始化时间期间被初始化，并且当被初始化时，第一在后比较器AC12可以基于第三控制码信号CC3s通过自生成，将第一输入端子N31初始化为第三电压电平，或者将第三参考信号VREF3的电压电平调节为第三电压电平。自生成操作与在第一在后比较器AC12中生成的电流有关。自生成操作的一个示例将在下面例如参考图8更详细地描述。

第三开关SWC13可以耦合在第一在后比较器AC12的第一输入端子N31与第一输出端子之间。第一输出端子可以是同相(+)输出端子，并且可以是通过其输出第一在后比较信号VOUT31的输出端子。第三开关SWC13可以基于第二开关控制信号S2选择性地将第一输入端子N31耦合到第一输出端子。例如，第三开关SWC13可以在初始化时间期间将第一输入端子N31电耦合到第一输出端子，并且可以在行时间期间将第一输入端子N31与第一输出端子电去耦合。

第四开关SWC14可以耦合在第一在后比较器AC12的第二输入端子N32与第二输出端子之间。第二输出端子可以是反相(-)输出端子。第四开关SWC14可以基于第二开关控制信号S2选择性地将第二输入端子N32耦合到第二输出端子。例如，第四开关SWC14可以在初始化时间期间将第二输入端子N32电耦合到第二输出端子，并且可以在行时间期间将第二输入端子N32与第二输出端子电去耦合。

图8是示出图7所示的第一在后比较器AC12的一个实施例、连同第三开关SWC13和第四开关SWC14的电路图。

参考图8，第一在后比较器AC12可以包括输入电路CN11和CN12、加载电路CP11和CP12、第一电流源CS11和第二电流源CS12。输入电路CN11和CN12可以分别耦合在加载电路CP11和CP12与电流源CS11和CS12之间。输入电路CN11和CN12可以接收采样的第一在前比较信号和第三参考信号VREF3。例如，输入电路CN11和CN12可以分别包括第一NMOS晶体管CN11和第二NMOS晶体管CN12。第一NMOS晶体管CN11可以包括耦合到第二输入端子N32的栅极端子、以及耦合在第二输出端子与第三节点之间的源极端子和漏极端子。第二NMOS晶体管CN12可以包括耦合到第一输入端子N31的栅极端子、以及耦合在第一输出端子与第三节点之间的源极端子和漏极端子。

加载电路CP11和CP12可以耦合在相应输入电路CN11和CN12与高电压端子之间。例如，加载电路CP11和CP12可以分别包括第一PMOS晶体管CP11和第二PMOS晶体管CP12。第一PMOS晶体管CP11可以包括耦合到第三共同耦合节点的栅极端子、以及耦合在高电压端子与第二输出端子之间的源极端子和漏极端子。第三共同耦合节点和第二输出端子可以彼此电耦合。第二PMOS晶体管CP12可以包括耦合到第三共同耦合节点的栅极端子、以及耦合在高电压端子与第一输出端子之间的源极端子和漏极端子。

第一电流源CS11和第二电流源CS12可以并联耦合在第三节点与低电压端子之间。第一电流源CS11可以生成与第三参考信号VREF3的默认电压电平对应的第三电流。第二电流源CS12可以基于第三控制码信号CC3s，生成用于调节第三参考信号VREF3的电压电平的第三调节电流。

具有上述配置的第一在后比较器AC12可以在初始化时间期间基本上使用第三电流，并且可以在初始化时间期间选择性地使用基于第三控制码信号CC3s的第三调节电流。因此，从第三电流获得的第三参考电流可以通过第三开关SWC13被提供给第一输入端子N31，并且通过第四开关SWC14被提供给第二输入端子N32。

在一个实施例中，从第三电流和第三调节电流的总和电流(下文中称为“第三总和电流”)获得的第三参考电流可以通过第三开关SWC13被提供给第一输入端子N31，并且通过第四开关SWC14被提供给第二输入端子N32。例如，当第三总和电流在初始化时间的初始时段期间生成并且第三电流在初始化时间的最后时段期间生成时，第一输入端子N31可以基于从第三总和电流获得的第三参考电流，在初始时段期间被初始化为第三电压电平。基于从第三电流获得的第三参考电流，第三参考信号VREF3可以在最后时段期间具有默认电压电平。例如，第三采样电路CC13可以在初始时段期间采样第一输入端子N31的第三电压电平。第四采样电路CC14可以在最后时段期间采样第三参考信号VREF3的默认电压电平。

作为另一示例，当第三电流在初始化时间的初始时段期间生成并且第三总和电流在初始化时间的最后时段期间生成时，第一输入端子N31可以基于从第三电流获得的第三参考电流，在初始时段期间被初始化为默认电压电平。基于从第三总和电流获得的第三参考电流，第三参考信号VREF3可以在最后时段期间具有第三电压电平。例如，第三采样电路CC13可以在初始时段期间采样第一输入端子N31的默认电压电平，并且第四采样电路CC14可以在最后时段期间采样第三参考信号VREF3的第三电压电平。这样，第三参考信号VREF3可以不从外部设备或电路提供，而是可以基于在第一在后比较器AC12中生成的电流来生成(例如，自生成)。

图9是示出存储器160的一个实施例的框图。参考图9，存储器160可以包括第一存储器B1、第二存储器B2和第三存储器B3。

如上所述，第一存储器B1可以基于多个第一在后比较信号VX1s中的每个来存储计数信号CNTs，并且可以输出所存储的计数信号CNTs作为多个第一数字信号DOUT1s。例如，第一存储器B1可以包括多个第一控制电路BA11至BA1n和多个第一存储电路BA21至BA2n。

多个第一控制电路BA11至BA1n可以基于多个第一在后比较信号VX1s和输入控制信号S3，分别生成多个第一存储控制信号ASHOT1至ASHOTn。例如，多个第一控制电路BA11至BA1n之中的第一控制电路BA11可以基于第一在后比较信号VX1s中的第一在后比较信号VOUT11和输入控制信号S3，来生成多个第一存储控制信号ASHOT1至ASHOTn之中的第一存储控制信号ASHOT1。(多个第一控制电路BA11至BA1n之中的)第n控制电路BA1n可以基于第一在后比较信号VX1s中的第n在后比较信号VOUT1n和输入控制信号S3，来生成(多个第一存储控制信号ASHOT1至ASHOTn之中的)第n存储控制信号ASHOTn。

多个第一存储电路BA21至BA2n可以分别基于多个第一存储控制信号ASHOT1至ASHOTn和计数信号CNTs，来存储多个第一数字信号DOUT1s。例如，当(多个第一存储控制信号ASHOT1至ASHOTn之中的)第一存储控制信号ASHOT1被启用时，(多个第一存储电路BA21至BA2n之中的)第一存储电路BA21可以将计数信号CNTs存储为第一数字信号DOUT1s中的第一数字信号D11s。当(多个第一存储控制信号ASHOT1至ASHOTn之中的)第n存储控制信号ASHOTn被启用时，(多个第一存储电路BA21至BA2n之中的)第n存储电路BA2n可以将计数信号CNTs存储为第一数字信号DOUT1s中的第n数字信号D1ns。

如上所述，第二存储器B2可以基于多个第二在后比较信号VX2s中的每个来存储计数信号CNTs，并且可以输出所存储的计数信号CNTs作为多个第二数字信号DOUT2s。例如，第二存储器B2可以包括多个第二控制电路BB11至BB1n和多个第二存储电路BB21至BB2n。

多个第二控制电路BB11至BB1n可以基于多个第二在后比较信号VX2s和输入控制信号S3，分别生成多个第二存储控制信号BSHOT1至BSHOTn。例如，(多个第二控制电路BB11至BB1n之中的)第一控制电路BB11可以基于第二在后比较信号VX2s中的第一在后比较信号VOUT21和输入控制信号S3，来生成(多个第二存储控制信号BSHOT1至BSHOTn之中的)第一存储控制信号BSHOT1。(多个第二控制电路BB11至BB1n之中的)第n控制电路BB1n可以基于第二在后比较信号VX2s中的第n在后比较信号VOUT2n和输入控制信号S3，来生成(多个第二存储控制信号BSHOT1至BSHOTn之中的)第n存储控制信号BSHOTn。

多个第二存储电路BB21至BB2n可以分别基于多个第二存储控制信号BSHOT1至BSHOTn和计数信号CNTs，来存储多个第二数字信号DOUT2s。例如，当(多个第二存储控制信号BSHOT1至BSHOTn之中的)第一存储控制信号BSHOT1被启用时，(多个第二存储电路BB21至BB2n之中的)第一存储电路BB21可以将计数信号CNTs存储为第二数字信号DOUT2s中的第一数字信号D21s。当(多个第二存储控制信号BSHOT1至BSHOTn之中的)第n存储控制信号BSHOTn被启用时，多个第二存储电路BB21至BB2n之中的第n存储电路BB2n可以将计数信号CNTs存储为第二数字信号DOUT2s中的第n数字信号D2ns。

如上所述，第三存储器B3可以基于多个第三在后比较信号VX3s中的每个来存储计数信号CNTs，并且可以输出所存储的计数信号CNTs作为多个第三数字信号DOUT3s。例如，第三存储器B3可以包括多个第三控制电路BC11至BC1n和多个第三存储电路BC21至BC2n。

多个第三控制电路BC11至BC1n可以基于多个第三在后比较信号VX3s和输入控制信号S3，分别生成多个第三存储控制信号CSHOT1至CSHOTn。例如，多个第三控制电路BC11至BC1n之中的第一控制电路BC11可以基于第三在后比较信号VX3s中的第一在后比较信号VOUT31和输入控制信号S3，来生成(多个第三存储控制信号CSHOT1至CSHOTn之中的)第一存储控制信号CSHOT1。(多个第三控制电路BC11至BC1n之中的)第n控制电路BC1n可以基于第三在后比较信号VX3s中的第n在后比较信号VOUT3n和输入控制信号S3，来生成(多个第三存储控制信号CSHOT1至CSHOTn之中的)n存储控制信号CSHOTn。

多个第三存储电路BC21至BC2n可以分别基于多个第三存储控制信号CSHOT1至CSHOTn和计数信号CNTs，来存储多个第三数字信号DOUT3s。例如，当(多个第三存储控制信号CSHOT1至CSHOTn之中的)第一存储控制信号CSHOT1被启用时，(多个第三存储电路BC21至BC2n之中的)第一存储电路BC21可以将计数信号CNTs存储为第三数字信号DOUT3s中的第一数字信号D31s。当(多个第三存储控制信号CSHOT1至CSHOTn之中的)第n存储控制信号CSHOTn被启用时，(多个第三存储电路BC21至BC2n之中的)第n存储电路BC2n可以将计数信号CNTs存储为第三数字信号DOUT3s中的第n数字信号D3ns。

多个第一控制电路BA11至BA1n、多个第二控制电路BB11至BB1n、多个第三控制电路BC11至BC1n、多个第一存储电路BA21至BA2n、多个第二存储电路BB21至BB2n、和多个第三存储电路BC21至BC2n可以使用相同的电压(例如，电源供应电压VDD)作为源电源供应。多个第一存储电路BA21至BA2n、多个第二存储电路BB21至BB2n、和多个第三存储电路BC21至BC2n可以被称为“线存储器”。

图10是示出图9所示的第一控制电路BA11至BA1n之中的第一控制电路BA11的一个实施例的电路图。由于第一控制电路BA11至BA1n可以被设计为全部相同，因此在下文中代表性地描述第一控制电路BA11。

参考图10，第一控制电路BA11可以包括输入电路IN11、延迟电路DLY11和输出电路OUT11。输入电路IN11可以接收多个第一在后比较信号VX1s中的第一在后比较信号VOUT11和输入控制信号S3。例如，输入电路IN11可以包括与非门和非门。与非门可以对第一在后比较信号VOUT11和输入控制信号S3执行与非操作，并且非门可以使与非门的输出信号反相。

延迟电路DLY11可以将输入电路IN11的输出信号延迟一设置延迟时间。例如，延迟电路DLY11可以包括反相器链，在该反相器链中，多个非门相互串联耦合。

输出电路OUT11可以接收输入电路IN11的输出信号和延迟电路DLY11的输出信号，并且可以生成多个第一存储控制信号ASHOT1至ASHOTn之中的第一存储控制信号ASHOT1。例如，输出电路OUT11可以包括或门。该或门可以对输入电路IN11的输出信号和延迟电路DLY11的输出信号执行或操作，从而生成第一存储控制信号ASHOT1，第一存储控制信号ASHOT1被生成达设置时间(例如，相对较短的时间)。第一存储控制信号ASHOT1的脉冲宽度(例如，启用宽度)可以对应于延迟时间。

图11是示出图9所示的第二控制电路BB11至BB1n之中的第一控制电路BB11的一个实施例的电路图。由于第二控制电路BB11至BB1n可以被设计为全部相同，因此在下文中代表性地描述第一控制电路BB11。

参考图11，第一控制电路BB11可以包括输入电路IN21、延迟电路DLY21和输出电路OUT21。输入电路IN21可以接收多个第二在后比较信号VX2s中的第一在后比较信号VOUT21和输入控制信号S3。例如，输入电路IN21可以包括与非门和非门。与非门可以对第一在后比较信号VOUT21和输入控制信号S3执行与非操作，并且非门可以使与非门的输出信号反相。

延迟电路DLY21可以以延迟时间来延迟输入电路IN21的输出信号。例如，延迟电路DLY21可以包括反相器链，在该反相器链中，多个非门相互串联耦合。

输出电路OUT21可以接收输入电路IN21的输出信号和延迟电路DLY21的输出信号，并且可以生成多个第二存储控制信号BSHOT1至BSHOTn之中的第一存储控制信号BSHOT1。例如，输出电路OUT21可以包括或门。该或门可以对输入电路IN21的输出信号和延迟电路DLY21的输出信号执行或操作，从而生成第一存储控制信号BSHOT1，第一存储控制信号BSHOT1被生成达设置时间(例如，相对较短的时间)。第一存储控制信号BSHOT1的脉冲宽度(例如，启用宽度)可以对应于延迟时间。

图12是示出图9所示的第三控制电路BC11至BC1n之中的第一控制电路BC11的一个实施例的电路图。由于第三控制电路BC11至BC1n可以被设计为全部相同，因此在下文中代表性地描述第一控制电路BC11。

参考图12，第一控制电路BC11可以包括输入电路IN31、延迟电路DLY31和输出电路OUT31。输入电路IN31可以接收多个第三在后比较信号VX3s中的第一在后比较信号VOUT31和输入控制信号S3。例如，输入电路IN31可以包括与非门和非门。与非门可以对第一在后比较信号VOUT31和输入控制信号S3执行与非操作，并且非门可以使与非门的输出信号反相。

延迟电路DLY31可以以延迟时间来延迟输入电路IN31的输出信号。例如，延迟电路DLY31可以包括反相器链，在该反相器链中，多个非门相互串联耦合。

输出电路OUT31可以接收输入电路IN31的输出信号和延迟电路DLY31的输出信号，并且可以生成多个第三存储控制信号CSHOT1至CSHOTn之中的第一存储控制信号CSHOT1。例如，输出电路OUT31可以包括或门。该或门可以对输入电路IN31的输出信号和延迟电路DLY31的输出信号执行或操作，从而生成第一存储控制信号CSHOT1，第一存储控制信号CSHOT1被生成达设置时间(例如，相对较短的时间)。第一存储控制信号CSHOT1的脉冲宽度(例如，启用宽度)可以对应于延迟时间。

图13示出了用于操作图像感测设备100的时序图的一个实施例。图13示出了与一个像素信号(例如，第一像素信号VP11)有关的操作，作为代表示例。

参考图13，可以在初始化时间RST期间初始化图像感测设备100。例如，可以根据第一比较前提来初始化第一信号转换器A1中的多个在后比较器，可以根据第二比较前提来初始化第二信号转换器A2中包括的多个在后比较器，并且可以根据第三比较前提来初始化第三信号转换器A3中包括的多个在后比较器(例如，参考图14和图15)。

图像感测设备100可以在行时间SRT期间生成和存储第一像素信号VP11。其更详细的描述如下。

像素阵列120可以在行时间SRT期间生成第一像素信号VP11。例如，在行时间SRT的重置时间RT期间，像素阵列120可以生成与第一像素信号VP11中的噪声分量对应的重置信号VR11，作为第一像素信号VP11。然后，在行时间SRT的数据时间DT期间，像素阵列可以生成与入射光对应的数据信号VD11，作为第一像素信号VP11。

斜坡信号生成器130可以基于斜坡控制信号RP生成在行时间SRT期间具有设置模式的斜坡信号VR。例如，斜坡信号生成器130可以生成如下斜坡信号VR：该斜坡信号VR在重置时间RT期间在重置电压范围内呈斜坡，并且在数据时间DT期间在数据电压范围内呈斜坡。

第一在前比较器AA11可以将第一像素信号VP11与斜坡信号VR进行比较，并且可以生成与比较结果对应的第一在前比较信号VAOUT1。例如，在重置时间RT和数据时间DT期间，当斜坡信号VR的电压电平高于第一像素信号VP11的电压电平时，第一在前比较器AA11可以生成具有逻辑高电平的第一在前比较信号VAOUT1。当斜坡信号VR的电压电平低于第一像素信号VP11的电压电平时，第一在前比较器AA11可以生成具有逻辑低电平的第一在前比较信号VAOUT1。第一在前比较信号VAOUT1可以由第三采样电路CA13采样。

第一在后比较器AA12可以在第一比较前提下将采样的第一在前比较信号与第一参考信号VREF1进行比较。第一在后比较器AA12可以生成与比较结果对应的第一在后比较信号VOUT11。例如，在重置时间RT和数据时间DT期间，当采样的在前比较信号的电压电平高于第一参考信号VREF1的电压电平时，第一在后比较器AA12可以生成具有逻辑低电平的第一在后比较信号VOUT11。当采样的在前比较信号的电压电平低于第一参考信号VREF1的电压电平时，第一在后比较器AA12可以生成具有逻辑高电平的第一在后比较信号VOUT11。

此时，由于第一在后比较信号VOUT11是在第一比较前提下生成的，所以第一在后比较信号VOUT11的转变时间和第一在前比较信号VAOUT11的转变时间可以彼此不同。例如，第一在后比较信号VOUT11的转变时间可以比第一在前比较信号VAOUT1的转变时间少设置时间。该设置时间可以根据电压差ΔV来确定，其示例在下面参考图14和图15来描述。

全局计数器150可以生成在行时间SRT期间以设置方式被计数的计数信号CNTs。例如，全局计数器150可以生成在重置时间RT期间被计数和在数据时间DT期间被计数的计数信号CNTs。

第一控制电路BA11可以基于第一在后比较信号VOUT11和输入控制信号S3，生成第一存储控制信号ASHOT1。例如，第一控制电路BA11可以在重置时间RT和数据时间DT期间，根据第一在后比较信号VOUT11的转变时间，允许第一存储控制信号ASHOT1被生成达设置时间(例如，相对较短的时间)。例如，第一控制电路BA11可以启用第一存储控制信号ASHOT1达设置时间(例如，相对较短的时间)。

第一存储电路BA21可以基于第一存储控制信号ASHOT1来存储计数信号CNTs。例如，第一存储电路BA21可以在第一存储控制信号ASHOT1在重置时间RT期间脉冲时，锁存计数信号CNTs，并且可以输出锁存的计数信号(下文中称为“重置计数信号”)，作为第一数字信号D11s。另外，第一存储电路BA21可以在第一存储控制信号ASHOT1在数据时间DT期间脉冲时，锁存计数信号CNTs，并且可以输出锁存的计数信号(下文中称为“数据计数信号”)，作为第一数字信号D11s。

重置计数信号还可以包括与设置时间对应的计数码“α”，并且数据计数信号还可以包括与设置时间对应的计数码“α”。例如，不必要的计数码“α”可以被反映在重置计数信号和数据计数信号中。在一个实施例中，计数码“α”可以通过后续操作进行偏移。例如，后续操作可以包括数字双采样(DDS)操作。

像素阵列120可以在行时间SRT期间同时生成包括第一像素信号VP11的多个像素信号VPs。此时，在多个像素信号VPs中可以存在具有与第一像素信号VP11的电压电平相同的电压电平的像素信号(下文中称为“相同像素信号”)。在这种情况下，与第一像素信号VP11对应的第一在后比较信号VOUT11的转变时间可以等于与相同像素信号对应的在后比较信号的转变时间。其描述将参考图14和图15更详细地描述。在下文中，为了便于描述，多个第二像素信号VP2s之中的第一像素信号VP21和多个第三像素信号VP3s之中的第一像素信号VP31将被取作相同像素信号的示例，并且进行描述。

图14示出了根据一个示例的用于操作第一像素信号VP11、VP21和VP31的时序图的一个实施例。

参考图14，在初始化时间RST期间，可以将第一输入端子N11、N21和N31分别初始化为第一至第三电压电平。例如，在初始化时间RST的初始时段期间，第一在后比较器AA12可以基于第一控制码信号CC1s，将第一输入端子N11初始化为与第一总和电流对应的第一电压电平。初始时段对应于其中第一开关控制信号S1被启用的时段。第一电压电平可以比默认电压电平高电压差ΔV。

在初始化时间RST的初始时段期间，第一在后比较器AB12可以基于第二控制码信号CC2s，将第一输入端子N21初始化为与第二总和电流对应的第二电压电平。第二电压电平可以等于默认电压电平。在初始化时间RST的初始时段期间，第一在后比较器AC12可以基于第三控制码信号CC3s，将第一输入端子N31初始化为与第三总和电流对应的第三电压电平。第三电压电平可以比默认电压电平低电压差ΔV。

在初始化时间RST期间，可以在第二输入端子N12、N22和N32处生成具有默认电压电平的第一至第三参考信号VREF1、VREF2和VREF3。第一至第三参考信号VREF1、VREF2和VREF3可以具有在初始化时间RST的最后时段期间被调节的默认电压电平。最后时段对应于其中第一开关控制信号S1被停用并且第二开关控制信号S2被启用的时段。

在这种状态中，在行时间SRT期间，可以通过第一输入端子N11输入与第一像素信号VP11对应的采样的第一在前比较信号，可以通过第一输入端子N21输入与第一像素信号VP21对应的采样的第一在前比较信号，并且可以通过第一输入端子N31输入与第一像素信号VP31对应的采样的第一在前比较信号。此时，可以在通过第一输入端子N11、N21和N31输入的采样的第一在前比较信号之间保持电压差ΔV。

因此，在行时间SRT期间，在第一在后比较信号VOUT11、VOUT21和VOUT31之间可以出现与电压差ΔV对应的延迟差。例如，在行时间SRT的重置时间RT期间，在采样的第一在前比较信号与第一至第三参考信号VREF1、VREF2和VREF3之间的交叉时间点被稍微改变。因此，第一在后比较信号VOUT11、VOUT21和VOUT31可以顺序地转变。另外，在行时间SRT的数据时间DT期间，采样的第一在前比较信号与第一至第三参考信号VREF1、VREF2和VREF3之间的交叉时间点被稍微改变。因此，第一在后比较信号VOUT11、VOUT21和VOUT31可以顺序地转变。

根据在第一在后比较信号VOUT11、VOUT21和VOUT31之间出现的延迟差，在行时间SRT期间，第一控制电路BA11、BB11和BC11可以顺序地启用第一存储控制信号ASHOT1、BSHOT1和CSHOT1，并且第一存储电路BA21、BB21和BC21可以基于第一存储控制信号ASHOT1、BSHOT1和CSHOT1顺序地存储计数信号CNTs。因此，可以分散第一控制电路BA11、BB11和BC11以及第一存储电路BA21、BB21和BC21使用源电源供应(例如，电源供应电压VDD)的时间点。结果，还可以分散源电源供应中的下降量。

图15示出了根据另一示例的用于操作第一像素信号VP11、VP21和VP31的时序图的一个实施例。

参考图15，在初始化时间RST期间，可以将第一输入端子N11、N21和N31初始化为默认电压电平。例如，在初始化时间RST的初始时段期间，第一在后比较器AA12可以将第一输入端子N11初始化为与第一电流对应的默认电压电平。初始时段对应于其中第一开关控制信号S1被启用的时段。在初始化时间RST的初始时段期间，第一在后比较器AB12可以将第一输入端子N21初始化为与第二电流对应的默认电压电平。在初始化时间RST的初始时段期间，第一在后比较器AC12可以将第一输入端子N31初始化为与第三电流对应的默认电压电平。

在初始化时间RST期间，可以在第二输入端子N12、N22和N32处生成分别具有第一至第三电压电平的第一至第三参考信号VREF1、VREF2和VREF3。例如，在初始化时间RST的最后时段期间，第一在后比较器AA12可以基于第一控制码信号CC1s，将第一参考信号VREF1的电压电平调节为第一电压电平，第一电压电平对应于第一总和电流。最后时段对应于其中第一开关控制信号S1被停用并且第二开关控制信号S2被启用的时段。第一电压电平可以比默认电压电平高电压差ΔV。

在初始化时间RST的最后时段期间，第一在后比较器AB12可以基于第二控制码信号CC2s，将第二参考信号VREF2的电压电平调节为第二电压电平，第二电压电平对应于第二总和电流。第二电压电平可以等于默认电压电平。

在初始化时间RST的最后时段期间，第一在后比较器AC12可以基于第三控制码信号CC3s，将第三参考信号VREF3的电压电平初始化为第三电压电平，第三电压电平对应于第三总和电流。第三电压电平可以比默认电压电平低电压差ΔV。

在这种状态中，在行时间SRT期间，可以通过第一输入端子N11输入与第一像素信号VP11对应的采样的第一在前比较信号，可以通过第一输入端子N21输入与第一像素信号VP21对应的采样的第一在前比较信号，并且可以通过第一输入端子N31输入与第一像素信号VP31对应的采样的第一在前比较信号。此时，通过第一输入端子N11、N21和N31输入的采样的第一在前比较信号可以具有相同的电压电平。

因此，在行时间SRT期间，在第一在后比较信号VOUT11、VOUT21和VOUT31之间可以出现与电压差ΔV对应的延迟差。例如，在行时间SRT的重置时间RT期间，采样的第一在前比较信号与第一至第三参考信号VREF1、VREF2和VREF3之间的交叉时间点被稍微改变。因此，第一在后比较信号VOUT11、VOUT21和VOUT31可以顺序地转变。另外，在行时间SRT的数据时间DT期间，采样的第一在前比较信号与第一至第三参考信号VREF1、VREF2和VREF3之间的交叉时间点被稍微改变。因此，第一在后比较信号VOUT11、VOUT21和VOUT31可以顺序地转变。

根据在第一在后比较信号VOUT11、VOUT21和VOUT31之间出现的延迟差，在行时间SRT期间，第一控制电路BA11、BB11和BC11可以顺序地启用第一存储控制信号ASHOT1、BSHOT1和CSHOT1，并且第一存储电路BA21、BB21和BC21可以分别基于第一存储控制信号ASHOT1、BSHOT1和CSHOT1，顺序地存储计数信号CNTs。因此，可以分散第一控制电路BA11、BB11和BC11以及第一存储电路BA21、BB21和BC21使用源电源供应(例如，电源供应电压VDD)的时间点。因此，还可以分散源电源供应中的下降量。

根据本公开的前述实施例中的一个或多个，可以将用于多个组中的每个组的不同比较前提应用于针对每个对应行而生成的像素信号，从而使源电源供应中的下降量分散。根据本公开的这些或其他实施例，可以通过降低或最小化下降的电源的影响，来提高图像感测设备的操作可靠性。

尽管已经关于特定实施例示出和描述了本公开，但是所公开的实施例被提供用于描述，而不旨在是限制性的。此外，注意，如本领域技术人员根据本公开将认识到的，可以通过落入所附权利要求的范围内的替换、改变和修改，以各种方式来实现本公开。