阅读说明：本技术 基于锁相环的多脉冲波形整流触发电路 (Multi-pulse waveform rectification trigger circuit based on phase-locked loop ) 是由 洪开慧 白秋梁 杜伟 蒋日乾 杨文泉 于 2020-04-17 设计创作，主要内容包括：本发明适用于脉冲波形控制技术领域,提供了一种基于锁相环的多脉冲波形整流触发电路,包括：锁相倍频单元的输入端输入预设驱动脉冲,输出端连接反相单元的输入端,用于将输入的预设驱动脉冲经第一倍频处理后输出间隔(2π/3N)的3N路驱动脉冲波形；反相单元的输出端连接移位控制单元的第一输入端；移位控制单元的第二输入端输入预设驱动脉冲,第三输入端输入预设综合保护信号,从而可以对反相处理后的3N路驱动脉冲波形进行控制以及第二倍频处理后,得到滞后3N路驱动脉冲波形(π/3N)的移相3N路驱动脉冲波形,3N路驱动脉冲波形和移相3N路驱动脉冲波形共同构成6N路整流脉冲波形,从而可解决现有技术中无法锁定指定的确定脉冲波形的问题。(The invention is suitable for the technical field of pulse waveform control, and provides a multi-pulse waveform rectification trigger circuit based on a phase-locked loop, which comprises: the phase-locked frequency doubling unit has an input end for inputting a preset driving pulse, and an output end connected with the input end of the phase inversion unit and used for outputting 3N-path driving pulse waveforms with intervals (2 pi/3N) after the input preset driving pulse is subjected to first frequency doubling processing; the output end of the inverting unit is connected with the first input end of the shift control unit; the second input end of the shift control unit inputs a preset driving pulse, the third input end inputs a preset comprehensive protection signal, so that 3N paths of driving pulse waveforms after phase inversion processing can be controlled and subjected to second frequency doubling processing, phase-shifting 3N paths of driving pulse waveforms lagging 3N paths of driving pulse waveforms (pi/3N) are obtained, the 3N paths of driving pulse waveforms and the phase-shifting 3N paths of driving pulse waveforms jointly form 6N paths of rectification pulse waveforms, and the problem that the specified determined pulse waveforms cannot be locked in the prior art can be solved.)

基于锁相环的多脉冲波形整流触发电路

技术领域

本发明属于脉冲波形控制技术领域，尤其涉及一种基于锁相环的多脉冲波形整流触发电路。

背景技术

现有的基于锁相环的十二脉波整流触发电路是使用锁相芯片和两个移位计数器的方案，以锁相芯片和移位计数器构成的锁相倍频电路为核心，把移相脉冲电路的输出作为锁相倍频电路的输入，经过锁相倍频后输出十二路相位相差30°的脉冲，并与移相脉冲保持同步。然而使用锁相芯片和两个移位计数器的获取十二脉波整流的触发电路产生移相后的六脉冲波形无法锁定指定的驱动脉冲波形。

发明内容

有鉴于此，本发明实施例提供了一种基于锁相环的多脉冲波形整流触发电路，以解决现有技术中使用锁相芯片和两个移位计数器的获取十二脉波整流的触发电路产生移相后的六脉冲波形无法锁定指定的驱动脉冲波形的问题。

本发明实施例的第一方面提供了一种基于锁相环的多脉冲波形整流触发电路，包括：锁相倍频单元、反相单元和移位控制单元；

所述锁相倍频单元的第一输入端输入预设驱动脉冲，所述锁相倍频单元的第二输入端输入预设时钟信号，所述锁相倍频单元的输出端输出间隔(2π/3N)的3N路驱动脉冲波形，N为大于等于2的正整数；

所述反相单元的输入端连接所述锁相倍频单元的第二输入端，所述反相单元的输出端连接所述移位控制单元的第一输入端，所述反相单元，用于将所述预设时钟信号进行反相处理；

所述移位控制单元的第二输入端输入预设驱动脉冲，所述移位控制单元的第三输入端输入预设综合保护信号，所述移位控制单元的输出端输出移相3N路驱动脉冲波形，所述移位控制单元用于根据所述预设驱动脉冲和所述预设整流综合保护信号对反相处理后的3N路驱动脉冲波形进行控制以及第二倍频处理后，得到滞后所述3N路驱动脉冲波形(π/3N)的移相3N路驱动脉冲波形；

所述3N路驱动脉冲波形和所述移相3N路驱动脉冲波形共同构成6N路整流脉冲波形。

在一实施例中，所述反相单元包括：非门；

所述非门的输入端连接所述锁相倍频单元的第二输入端，所述非门的输出端连接所述移位控制单元的第一输入端。

在一实施例中，所述移位控制单元包括：触发器子单元和移位计数子单元；

所述触发器子单元的第一输入端输入预设驱动脉冲，所述触发器子单元的第二输入端输入预设综合保护信号，所述触发器子单元的输出端连接所述移位计数子单元的第二输入端；

所述移位计数子单元的第一输入端连接所述反相单元的输出端，所述移位计数子单元的输出端为所述移位控制单元的输出端。

在一实施例中，所述触发器子单元包括：触发器、电阻R1、电容C1以及二极管D1；

所述触发器的时钟输入端输入所述预设驱动脉冲；

所述触发器的数据输入端输入预设综合保护信号；

所述触发器的直接置位端和直接复位端接地；

所述触发器的反码输出端连接所述二极管D1的正极，所述二极管D1的负极分别连接所述电阻R1的一端、所述电容C1的一端以及输出端，所述电阻R1的另一端和所述电容C1的另一端接地。

在一实施例中，所述移位计数子单元包括：至少一个第一移位计数器以及二极管D2；

当所述移位计数子单元包括一个第一移位计数器时，所述第一移位计数器的清除端分别连接所述触发器子单元的输出端以及所述二极管D2的负极，所述二极管D2的正极连接所述第一移位计数器的计数脉冲输出端QA，A为正整数，且1≤A≤9；

所述第一移位计数器的时钟输入端连接所述反相单元的输出端；

所述第一移位计数器的电源负极端连接所述第一移位计数器的禁止端后接地；所述第一移位计数器的电源正极端接入预设电压的电源；

所述第一移位计数器的计数脉冲输出端Q1和计数脉冲输出端QB分别用于输出移相3N路驱动脉冲波形，B为正整数，且2≤B≤9；

当所述移位计数子单元包括一个以上的第一移位计数器时，将前一个第一移位计数器的计数脉冲输出端Q1连接后一个第一移位计数器的时钟输入端，最后一个第一移位计数器的计数脉冲输出端QM连接最后一个第一移位计数器的清除端，以构成移相多倍频驱动脉冲波形，所述移相多倍频驱动脉冲波形至少包括移相十二路驱动脉冲波形、移相十八路驱动脉冲波形、移相二十四路驱动脉冲波形以及移相四十八路驱动脉冲波形，M为正整数，且0≤M≤9。

在一实施例中，所述移位计数子单元还包括：滤波模块；

所述滤波模块连接所述第一移位计数器的时钟输入端。

在一实施例中，所述滤波模块包括：二极管D3、电阻R2以及电容C2；

所述二极管D3的负极、所述电阻R2的一端以及所述电容C2的一端分别连接所述第一移位计数器的时钟输入端，所述二极管D3的正极、所述电阻R2的另一端以及所述电容C2的另一端均接地。

在一实施例中，所述移位计数子单元还包括：滤波电容C3以及滤波电容C4；

所述滤波电容C3的一端连接所述第一移位计数器的计数脉冲输出端Q1，所述滤波电容C3的另一端接地；

所述滤波电容C4的一端连接所述第一移位计数器的计数脉冲输出端Q4，所述滤波电容C4的另一端接地。

在一实施例中，所述锁相倍频单元包括：锁相芯片、至少一个第二移位计数器、振荡电容C5、电阻R4、电阻R5、滤波电容C6以及振荡电容C7；

当所述锁相倍频单元包括一个第二移位计数器时，所述锁相芯片的信号输入端输入预设驱动脉冲信号；

所述锁相芯片的比较信号输入端连接所述第二移位计数器的计数脉冲输出端Q0，所述第二移位计数器的计数脉冲输出端Q0连接所述反相单元的输入端；

所述锁相芯片的压控振荡器输出端连接所述第二移位计数器的时钟输入端；

所述锁相芯片的相位比较器Ⅱ的输出端串联所述电阻R4和所述电阻R5后连接所述电容C5的一端，所述电容C5的另一端接地，所述电阻R4和所述电阻R5之间连接所述锁相芯片的压控振荡器的控制端以及滤波电容C6，所述滤波电容C6的另一端接地；

所述锁相芯片的第一外接震荡电容端连接所述振荡电容C7的一端，所述振荡电容C7的另一端连接所述锁相芯片的第二外接震荡电容端；

所述第二移位计数器的计数脉冲输出端QA连接所述第二移位计数器的清除端；

所述第二移位计数器的电源负极端连接所述第二移位计数器的禁止端后接地；所述第二移位计数器的电源正极端接入预设电压的电源；

所述第二移位计数器的计数脉冲输出端Q0和所述第二移位计数器的计数脉冲输出端QB分别用于输出3N路驱动脉冲波形；

当所述锁相倍频单元包括一个以上的第二移位计数器时，将前一个第二移位计数器的计数脉冲输出端Q0连接后一个第二移位计数器的时钟输入端，最后一个第二移位计数器的计数脉冲输出端QM连接最后一个第二移位计数器的清除端，以构成六路多倍频驱动脉冲波形，所述多倍频驱动脉冲波形至少包括十二路驱动脉冲波形、十八路驱动脉冲波形、二十四路驱动脉冲波形以及四十八路驱动脉冲波形。

在一实施例中，还包括：多脉冲整流单元；

所述多脉冲整流单元的输入端分别连接所述锁相倍频单元的输出端和所述移位控制单元的输出端，所述多脉冲整流单元的输出端用于输出经过所述锁相倍频单元的3N路信号和所述移位控制单元的移相3N路信号共同驱动得到的直流电信号。

本发明实施例与现有技术相比存在的有益效果是：通过将锁相倍频单元将输入的预设驱动脉冲经第一倍频处理后输出波形间隔(2π/3N)的3N路驱动脉冲波形，反相单元将预设时钟信号进行反相处理后输入移位控制单元，移位控制单元将接收到的反相处理后的预设时钟信号经触发控制以及第二倍频处理后，得到滞后所述3N路驱动脉冲波形(π/3N)的移相3N路驱动脉冲波形；所述3N路驱动脉冲波形和所述移相3N路驱动脉冲波形共同构成6N路整流脉冲波形，通过采用移位控制单元中的触发控制功能，可以锁定移相6N路驱动脉冲波形，从而解决现有技术中使用锁相芯片和两个移位计数器的获取十二路脉冲波形整流的触发电路产生移相后的六路脉冲波形无法锁定指定的驱动脉冲波形的问题。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的基于锁相环的多脉冲波形整流触发电路的示意图；

图2是本发明实施例提供的锁相倍频单元的电路示意图；

图3是本发明实施例提供的移位控制单元的示意图；

图4是本发明实施例提供的移位控制单元和反向单元的电路示意图；

图5是本发明实施例提供的基于锁相环的多脉冲波形整流触发电路的示意图；

图6是本发明实施例提供的多脉冲整流单元的电路示意图；

图7是本发明另一实施例提供的多脉冲整流单元的电路示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。

图1为本发明实施例提供的基于锁相环的多脉冲波形整流触发电路的示意图，详述如下。

如图1所示的一种基于锁相环的多脉冲波形整流触发电路，可以包括：锁相倍频单元101、反相单元102和移位控制单元103。

锁相倍频单元101的输入端输入预设驱动脉冲，所述锁相倍频单元101的第二输入端输入预设时钟信号，所述锁相倍频单元101的输出端输出间隔(2π/3N)的3N路驱动脉冲波形，N为大于等于2的正整数；

所述反相单元102的输出端连接所述锁相倍频单元101的第二输入端，所述反相单元102的输出端连接所述移位控制单元103的第一输入端，所述反相单元103，用于将所述预设时钟信号进行反相处理；

所述移位控制单元103的第二输入端输入预设驱动脉冲，所述移位控制单元103的第三输入端输入预设综合保护信号，所述移位控制单元103的输出端输出移相3N路频驱动脉冲波形，所述移位控制单元103用于根据所述预设驱动脉冲和所述预设整流综合保护信号对反相处理后的3N路驱动脉冲波形进行控制以及第二倍频处理后，得到滞后所述3N路驱动脉冲波形(π/3N)的移相3N路倍频驱动脉冲波形；

所述3N路驱动脉冲波形和所述移相3N路驱动脉冲波形共同构成6N路整流脉冲波形。

可选的，所述锁相倍频单元101可以包括：锁相芯片、至少一个第二移位计数器、振荡电容C5、电阻R4、电阻R5、滤波电容C6以及振荡电容C7。

当所述锁相倍频单元包括一个第二移位计数器时，所述锁相芯片的信号输入端输入预设驱动脉冲信号；

所述锁相芯片的比较信号输入端连接所述第二移位计数器的计数脉冲输出端Q0，所述第二移位计数器的计数脉冲输出端Q0连接所述反相单元的输入端；

所述锁相芯片的压控振荡器输出端连接所述第二移位计数器的时钟输入端；

所述锁相芯片的相位比较器Ⅱ的输出端串联所述电阻R4和所述电阻R5后连接所述电容C5的一端，所述电容C5的另一端接地，所述电阻R4和所述电阻R5之间连接所述锁相芯片的压控振荡器的控制端以及滤波电容C6，所述滤波电容C6的另一端接地；

所述锁相芯片的第一外接震荡电容端连接所述振荡电容C7的一端，所述振荡电容C7的另一端连接所述锁相芯片的第二外接震荡电容端；

所述第二移位计数器的计数脉冲输出端QA连接所述第二移位计数器的清除端；

所述第二移位计数器的电源负极端连接所述第二移位计数器的禁止端后接地；所述第二移位计数器的电源正极端接入预设电压的电源；

所述第二移位计数器的计数脉冲输出端Q0和所述第二移位计数器的计数脉冲输出端QB分别用于输出3N路驱动脉冲波形。

如图2所示，当所述锁相倍频单元101中仅包括一个第二移位计数器时，锁相倍频单元101可以构成一个锁相六倍频单元，输出六路六倍频驱动脉冲波形，还可以构成一个锁相九倍频单元，输出九路九倍频驱动脉冲波形。下面以锁相倍频单元101输出六路六倍频驱动脉冲波形的电路进行详细描述。

所述锁相芯片的信号输入端输入预设驱动脉冲信号。可选的，可以将预设驱动脉冲信号u_i作为被追踪信号滤波后输入到锁相芯片的信号输入端，被追踪信号的频率设为f₁。所述锁相芯片的信号输入端还连接滤波电容C8，滤波电容C8的另一端接地，滤波电容C8用于将输入的预设驱动脉冲信号进行滤波。

所述锁相芯片的比较信号输入端连接所述第二移位计数器的计数脉冲输出端Q0，所述第二移位计数器的计数脉冲输出端Q0连接所述反相单元的输入端。可选的，第二移位计数器的计数脉冲输出端的输出信号u_o作为追踪信号输入给锁相芯片得比较信号输入端，追踪信号的频率设为f₂。所述第二移位计数器的计数脉冲输出端Q0还可以连接滤波电容C9的一端，滤波电容C9的另一端接地，滤波电容C9用于将第二移位计数器输出的脉冲信号进行滤波处理，滤波后输出六倍频驱动脉冲波形。

所述锁相芯片的压控振荡器输出端连接所述第二移位计数器的时钟输入端；

可选的，所述第二移位计数器的时钟输入端还连接一滤波模块。

所述滤波模块包括：二极管D3、电阻R2以及电容C2。可选的，所述二极管D3的负极、所述电阻R2的一端以及所述电容C2的一端分别连接所述第二移位计数器的时钟输入端，所述二极管D3的正极、所述电阻R2的另一端以及所述电容C2的另一端均接地。所述锁相芯片的压控振荡器输出端输出的时钟信号经滤波模块调整后输入第二移位计数器。

作为一个实施例，开始状态时，f₂可能不等于f₁，频率差会导致相位有差别，假设f₂<f₁，这时锁相芯片中的相位比较器Ⅱ的输出为高电平。所述锁相芯片的相位比较器Ⅱ的输出端串联电阻R4和电阻R5后连接两并联电容C10和C11，两并联电容C10和C11的另一端接地，电阻R4和电阻R5之间连接所述锁相芯片的压控振荡器的控制端以及滤波电容C12，所述滤波电容C12的另一端接地。这样经过滤波后，得到的平均电压U_d输入给压控振荡器，使得压控振荡器的输出信号频率f₂'迅速上升，从而导致f₂迅速上升。如果此时u_i超前于u_o'，相位比较器Ⅱ的输出电压降低，经过滤波后的输出电压U_d迫使压控振荡器对f₂'进行微调，最终使得f₁＝f₂'，并且相位差为0。

所述锁相芯片的第一外接震荡电容端连接所述振荡电容C7的一端，所述振荡电容C7的另一端连接所述锁相芯片的第二外接震荡电容端。可选的，在震荡电容C7的两端还可以并联一震荡电容。

而所述第二移位计数器的计数脉冲输出端Q6连接所述第二移位计数器的清除端。

所述第二移位计数器的电源负极端连接所述第二移位计数器的禁止端后接地。所述第二移位计数器的电源正极端接入预设电压的电源。

所述第二移位计数器的计数脉冲输出端Q0和所述第二移位计数器的计数脉冲输出端Q3分别用于输出六路六倍频驱动脉冲波形。可选的，计数脉冲输出端Q3还连接一滤波电容，用于对计数脉冲输出端Q3输出的六倍频驱动脉冲波形进行滤波处理。可选的，第二移位计数器的电路连接为移6位的计数器，通过与锁相芯片的连接构成一个六倍频电路。

则f₂是第二移位计数器的计数脉冲，第二移位计数器的计数脉冲输出端Q6连接所述第二移位计数器的清除端(复位)，因此f₂＝f₂'/6，所以f₂＝f₁/6，即f₁＝6f₂。这样第二移位计数器的计数脉冲输出端Q0产生间隔60°的A_脉冲波形1以及在第二移位计数器的计数脉冲输出端Q3产生间隔60°的A_脉冲波形4，形成六路脉冲波形。

另外，所述锁相芯片的两个外接震荡电阻端分别连接一电阻后接地。

可选的，当需要输出九倍频驱动脉冲波形时，第二移位计数器计数脉冲输出端Q9连接所述第二移位计数器的清除端；第二移位计数器的其它连接方式与输出六倍频驱动脉冲波形时第二移位计数器的连接方式相同，所述第二移位计数器的计数脉冲输出端Q0和所述第二移位计数器的计数脉冲输出端Q6用于输出九路驱动脉冲波形。

可选的，当需要输出多倍频驱动脉冲波形时，则所述锁相倍频单元101可以包括一个以上的第二移位计数器时，将一个以上的第二移位计数器依次连接，即将前一个第二移位计数器的计数脉冲输出端Q0连接后一个第二移位计数器的时钟输入端，最后一个第二移位计数器的计数脉冲输出端QM连接最后一个第二移位计数器的清除端，以构成3N路驱动脉冲波形，所述多倍频驱动脉冲波形至少包括十二路驱动脉冲波形、十八路驱动脉冲波形、二十四路驱动脉冲波形以及四十八路驱动脉冲波形，M为正整数，且0≤M≤9。可选的，M的取值与所需构成的倍频驱动脉冲波形的频率相关，例如，若需要获得六倍频驱动脉冲波形时，则M为6，即将最后一个第二移位计数器的计数脉冲输出端Q6连接最后一个第二移位计数器的清除端，计数脉冲输出端Q0-Q5输出六路六倍频驱动脉冲波形。若需要获得九倍频驱动脉冲波形时，则M为9，即将最后一个第二移位计数器的计数脉冲输出端Q9连接最后一个第二移位计数器的清除端，计数脉冲输出端Q0-Q8输出九路九倍频驱动脉冲波形。

需要说明的是，第二移位计数器本身的其它引脚的连接方式与锁相倍频单元101中仅包括一个第二移位计数器时的第二移位计数器的连接方式相同。下面以输出十二倍频驱动脉冲波形，每个第二移位计数器输出六倍频驱动脉冲波形进行描述，

第二移位计数器1的计数脉冲输出端Q0连接第二移位计数器2的时钟输入端，第二移位计数器2的计数脉冲输出端Q6连接第二移位计数器2的清除端。这样，第二移位计数器2的计数脉冲f₂＝f₁/12，即f₁＝12f₂。这样第二移位计数器1的计数脉冲输出端Q0产生A_脉冲波形1以及在第二移位计数器1的计数脉冲输出端Q3产生的A_脉冲波形4，共六路驱动脉冲波形，第二移位计数器2的计数脉冲输出端Q0产生A_脉冲波形7以及在第二移位计数器2的计数脉冲输出端Q3产生的A_脉冲波形10，第二移位计数器1与第二移位计数器2共输出十二路驱动脉冲波形。

此时第二移位计数器1的电源负极端连接所述第二移位计数器1的禁止端后接地。第二移位计数器1的电源正极端接入预设电压的电源。可选的，第二移位计数器1的计数脉冲输出端Q3还连接一滤波电容。第二移位计数器1的时钟输入端还可以连接一滤波模块。

第二移位计数器2的电源负极端连接所述第二移位计数器2的禁止端后接地。第二移位计数器2的电源正极端接入预设电压的电源。可选的，第二移位计数器2的计数脉冲输出端Q3还连接一滤波电容。第二移位计数器2的时钟输入端还可以连接一滤波模块。

同理，当需要输出十八倍频驱动脉冲波形时，可以一个第二移位计数器与锁相芯片构成九路九倍频驱动脉冲波形，两个第二移位计数器连接，与锁相芯片构成最大间隔20°的十八路驱动脉冲波形。

同理，当需要输出二十四倍频驱动脉冲波形时，可以一个第二移位计数器与锁相芯片构成六路六倍频驱动脉冲波形，四个第二移位计数器连接，与锁相芯片构成最大间隔15°的二十四倍频驱动脉冲波形。

当需要输出多倍频驱动脉冲波形时，则可以将至少一个第二移位计数器与锁相芯片连接，构成所需的3N驱动脉冲波形。

可选的，如图3所示，所述反相单元103包括：非门。

所述非门的输入端连接所述锁相倍频单元101的第二输入端，所述非门的输出端连接所述移位控制单元103的第一输入端。

可选的，如图3所示，所述移位控制单元103可以包括：触发器子单元1031和移位计数子单元1032；

所述触发器子单元1031的第一输入端输入预设驱动脉冲，所述触发器子单元1031的第二输入端输入预设综合保护信号，所述触发器子单元1031的输出端连接所述移位计数子单元1032的第二输入端；所述触发器子单元，用于控制从所述移位计数子单元的计数脉冲输出端输出的第一个输出脉冲波形开始计数；

所述移位计数子单元1032的第一输入端连接所述反相单元102的输出端，所述移位计数子单元1032的输出端为所述移位控制单元103的输出端。所述移位计数子单元，用于将所述预设时钟信号经过第二倍频处理，得到滞后所述3N路驱动脉冲波形(π/3N)的移相3N路驱动脉冲波形。

可选的，如图4所示，所述触发器子单元1031可以包括：触发器、电阻R1、电容C1以及二极管D1。

所述触发器的时钟输入端输入所述预设驱动脉冲；

所述触发器的数据输入端输入预设综合保护信号，即机器的整流综合保护信号；

所述触发器的直接置位端和直接复位端即4脚接地；

所述触发器的反码输出端连接所述二极管D1的正极，所述二极管D1的负极分别连接所述电阻R1的一端、所述电容C1的一端以及输出端，所述电阻R1的另一端和所述电容C1的另一端接地。

电阻R1和电容C1用于对输出信号进行滤波，二极管D1用于控制输出信号的电平，只有输出为高电平时才有效，即输出高电平时对第一移位计数器有效，低电平时则二极管D1不导通，则不会控制第一移位计数器。当触发器的输入源信号为高电平时，触发器的输出端才会触发第一移位计数器开始进行计数，从而确保系统正确的得到第一个脉冲波形。

可选的，所述移位计数子单元1032可以包括：至少一个第一移位计数器以及二极管D2以构成移相3N路驱动脉冲波形。

当所述移位计数子单元包括一个第一移位计数器时，所述第一移位计数器的清除端分别连接所述触发器子单元的输出端以及所述二极管D2的负极，所述二极管D2的正极连接所述第一移位计数器的计数脉冲输出端QA，A为正整数，且1≤A≤9；

所述第一移位计数器的时钟输入端连接所述反相单元的输出端；

所述第一移位计数器的电源负极端连接所述第一移位计数器的禁止端后接地；所述第一移位计数器的电源正极端接入预设电压的电源；

所述第一移位计数器的计数脉冲输出端Q1和计数脉冲输出端QB分别用于输出移相3N路驱动脉冲波形，B为正整数，且2≤B≤9。

如图4所示，当输出移相六倍频驱动脉冲波形时，移位计数子单元1032可以包括一个第一移位计数器，下面以输出移相六倍频驱动脉冲波形为例进行详细描述。

所述第一移位计数器的清除端分别连接所述触发器子单元的输出端以及所述二极管D2的负极，所述二极管D2的正极连接所述第一移位计数器的计数脉冲输出端Q6，这样可以构成6倍频电路。

所述第一移位计数器的时钟输入端连接所述反相单元的输出端。可选的，所述第一移位计数器的时钟输入端还连接一滤波模块。所述滤波模块包括：二极管D3、电阻R2以及电容C2。可选的，所述二极管D3的负极、所述电阻R2的一端以及所述电容C2的一端分别连接所述第一移位计数器的时钟输入端，所述二极管D3的正极、所述电阻R2的另一端以及所述电容C2的另一端均接地。滤波模块用于对输入的反相处理后的六路六倍频驱动脉冲波形进行滤波。

所述第一移位计数器的电源负极端连接所述第一移位计数器的禁止端后接地；所述第一移位计数器的电源正极端接入预设电压的电源。可选的，这里预设电压的电源可以为15V电压的电源。

所述第一移位计数器的计数脉冲输出端Q1和计数脉冲输出端Q4分别用于输出移相六倍频驱动脉冲波形。可选的，所述第一移位计数器的计数脉冲输出端Q4连接滤波电容C4后接地，通过滤波电容C4滤波后输出移相六倍频驱动脉冲波形，即输出滞后六路六倍频驱动脉冲波形30°的B_脉冲波形4。

可选的，所述第一移位计数器的计数脉冲输出端Q1连接滤波电容C3后接地，通过滤波电容C3滤波后输出移相六倍频驱动脉冲波形，即输出滞后六路六倍频驱动脉冲波形30°的B_脉冲波形1。B_脉冲波形1与B_脉冲波形4形成最终的移相六路六倍频脉冲波形。

可选的，当需要输出移相九倍频驱动脉冲波形时，所述移位计数子单元1032也是包括一个第一移位计数器时，二极管D2的正极连接所述第一移位计数器的计数脉冲输出端Q9，即此时A等于9。所述第一移位计数器的计数脉冲输出端Q1和计数脉冲输出端Q6用于输出移相九路驱动脉冲波形，此时B等于6。第一移位计数器的其它引脚的连接方式与移位计数子单元输出移相六倍频驱动脉冲波形时第一移位计数器的连接方式相同。

可选的，当需要输出移相多倍频驱动脉冲波形时，则所述移位计数子单元1032包括一个以上的第一移位计数器时，将一个以上的第一移位计数器依次连接，即将前一个第一移位计数器的计数脉冲输出端Q1连接后一个第一移位计数器的时钟输入端，最后一个第一移位计数器的计数脉冲输出端QM连接最后一个第一移位计数器的清除端，以构成移相3N路驱动脉冲波形，所述移相多倍频驱动脉冲波形至少包括移相十二路驱动脉冲波形、移相十八路驱动脉冲波形、移相二十四路驱动脉冲波形以及移相四十八路驱动脉冲波形。M为正整数，且0≤M≤9。可选的，M的取值与所需构成的移相倍频驱动脉冲波形的频率相关，例如，若需要获得移相六倍频驱动脉冲波形时，则M为6，即将最后一个第一移位计数器的计数脉冲输出端Q6连接最后一个第一移位计数器的清除端，移相六倍频驱动脉冲波形从计数脉冲输出端Q1-Q5依次输出获得。若需要获得移相九倍频驱动脉冲波形时，则M为9，即将最后一个第一移位计数器的计数脉冲输出端Q9连接最后一个第一移位计数器的清除端。

需要说明的是，第一移位计数器本身的其它引脚的连接方式与移位计数子单元1032中仅包括一个第一移位计数器时的第一移位计数器的连接方式相同，下面以输出移相十二倍频驱动脉冲波形为例进行说明。

第一移位计数器1的计数脉冲输出端Q1连接第一移位计数器2的时钟输入端，第一移位计数器2的计数脉冲输出端Q6连接第一移位计数器2的清除端。这样，第一移位计数器2的计数脉冲f₂＝f₁/12，即f₁＝12f₂。这样第一移位计数器1的计数脉冲输出端Q1产生B_脉冲波形1以及在第一移位计数器1的计数脉冲输出端Q4产生的B_脉冲波形4，第一移位计数器2的计数脉冲输出端Q1产生B_脉冲波形7以及在第一移位计数器2的计数脉冲输出端Q4产生的B_脉冲波形10，第一移位计数器1和第一移位计数器2共同输出移相十二倍频驱动脉冲波形。

此时第一移位计数器1的电源负极端连接所述第一移位计数器1的禁止端后接地。第一移位计数器1的电源正极端接入预设电压的电源。可选的，第一移位计数器1的计数脉冲输出端Q4还连接一滤波电容。第一移位计数器1的时钟输入端还可以连接一滤波模块。

第一移位计数器2的电源负极端连接所述第一移位计数器2的禁止端后接地。第一移位计数器2的电源正极端接入预设电压的电源。可选的，第一移位计数器2的计数脉冲输出端Q4还连接一滤波电容。第一移位计数器2的时钟输入端还可以连接一滤波模块。

同理，当需要输出移相二十四倍频驱动脉冲波形时，一个移位控制单元可以包括四个依次连接的第一移位计数器，输出滞后二十四倍频驱动脉冲波形3.75°的移相二十四倍频驱动脉冲波形。

当需要输出移相多倍频驱动脉冲波形时，则移位控制单元可以包括至少一个第一移位计数器，构成所需的移相3N路驱动脉冲波形。

可选的，如图5所示，基于锁相环的多脉冲波形整流触发电路还可以包括：多脉冲整流单元104；

所述多脉冲整流单元104的输入端分别连接所述锁相倍频单元101的输出端和所述移位控制单元103的输出端，所述多脉冲整流单元104的输出端用于输出经过所述锁相倍频单元的3N路信号和所述移位控制单元的移相3N路信号共同驱动得到的直流电信号。

可选的，当采用多脉冲整流单元104进行十二路整流输出时，则锁相倍频单元输出的间隔60°的六路六倍频信号(锁相倍频单元由一个第二移位计数器与锁相芯片构成锁相六倍频电路)，以及移位控制单元输出的滞后六路六倍频驱动脉冲波形30°的移相六路六倍频信号(移位控制单元包括一个第一移位计数器)共同驱动得到。参见图6所示，多脉冲整流单元104中包括十二个整流器，其中整流器A1-A6分别连接所述锁相倍频单元101输出的六路六倍频信号，整流器B1-B6分别连接所述移位控制单元103输出的移相六路六倍频信号，所述多脉冲整流单元104的输出端输出并联后即可输出得到的直流电信号。

例如，图6所示，所述锁相倍频单元101输出的六路六倍频信号可以为A_脉冲波形1对应的信号、A_脉冲波形2对应的信号、A_脉冲波形3对应的信号、A_脉冲波形4对应的信号、A_脉冲波形5对应的信号以及A_脉冲波形6对应的信号，其中，A_脉冲波形1对应的信号和A_脉冲波形4对应的信号分别输入十二多脉冲整流单元104中的A1和A4，A_脉冲波形3对应的信号和A_脉冲波形6对应的信号分别输入十二多脉冲整流单元104中的A3和A6，A_脉冲波形5对应的信号和A_脉冲波形2对应的信号分别输入十二多脉冲整流单元104中的A5和A2。

移位控制单元103输出的移相六路六倍频驱动脉冲波形可以为B_脉冲波形1、B_脉冲波形2对应的信号、B_脉冲波形3对应的信号、B_脉冲波形4对应的信号、B_脉冲波形5对应的信号以及B_脉冲波形6对应的信号，其中，B_脉冲波形1对应的信号和B_脉冲波形4对应的信号分别输入多脉冲整流单元104中的B1和B4，B_脉冲波形3对应的信号和B_脉冲波形6对应的信号分别输入多脉冲整流单元104中的B3和B6，B_脉冲波形3对应的信号和B_脉冲波形2对应的信号分别输入多脉冲整流单元104中的B5和B2。

当多脉冲整流单元104需要输出6N路脉冲波形时，可以根据6N路设置多脉冲整流单元104中的整流器的数量。

同理，当需要输出移相十八倍频驱动脉冲波形时，可以一个第二移位计数器与锁相芯片构成间隔20°的九路九倍频驱动脉冲波形，然后一个移位控制单元包括一个第一移位计数器连接，输出滞后九路九倍频驱动脉冲波形10°的移相九路九倍频驱动脉冲波形，多脉冲整流单元104输出经过九路九倍频信号和移相九路九倍频信号共同驱动得到的直流电信号。

同理，当需要输出移相二十四倍频驱动脉冲波形时，可以两个第二移位计数器与锁相芯片构成十二倍频驱动脉冲波形，然后一个移位控制单元包括两个依次连接的第一移位计数器，输出滞后十二倍频驱动脉冲波形7.5°的移相十二倍频驱动脉冲波形，多脉冲整流单元104输出经过十二倍频信号和移相十二倍频信号共同驱动得到的直流电信号。

可选的，多脉冲整流单元104可以为隔离型多脉冲整流单元，如图7所示的隔离型多脉冲整流单元的电路示意图，脉冲输入端还连接变压器的输出端，隔离型多脉冲整流单元的输入端输入三相电压，此三相电压为锁相倍频单元101输出的六路多倍频驱动脉冲波形与移位控制单元103输出的移相六路六倍频驱动脉冲波形对应的电压，三相电压输入变压器的原边，其原边采用三角形连接，副边分别输出的六路脉冲波形输入整流器，隔离型多脉冲整流单元的输出端输出十二路脉冲波形。其副边采用三角形连接以及星形连接分别输出的形式。变压器的原副边没有任何电气连接，完全通过磁场耦合传递能量，从而大大提高多脉冲整流单元104的安全可靠性。

上述基于锁相环的多脉冲波形整流触发电路，通过将预设驱动脉冲输入根据锁相芯片和第二移位计数器构成的锁相倍频电路，在相应的第二移位计数器的输出端得到间隔(2π/3N)的3N路驱动脉冲波形，再将该锁相倍频单元输出的时钟信号经过反相处理后得到的时钟信号反相后输入到第一移位计数器的输入端，将第一移位计数器也连接为多倍频电路，并在第一移位计数器的复位端通过触发器来触发第一移位计数器的计数脉冲输出端从第一个脉冲开始计数，从而确保第一移位计数器输出的脉冲波形是滞后于第二移位计数器的输出的脉冲波形(π/3N)，因此就依次得到了滞后于第二移位计数器的3N路脉冲波形(π/3N)的移相3N路驱动脉冲波形，得到的6N路驱动脉冲波形能够通过锁相芯片完成锁相功能。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。