本发明公开了一种适用于电力二次设备的运行监视控制电路,包括微分电路、第一电平比较电路、电平展宽电路和输出缓冲电路；所述微分电路的输入端接处理器、控制器或FPGA程序控制输出的触发信号,其输出端连接第一电平比较电路；所述第一电平比较电路的输出端连接电平展宽电路,电平展宽电路的输出端连接输出缓冲电路,输出缓冲电路输出控制信号。本发明的电路能够监视其使用的处理器、控制器或FPGA程序运行状态,满足不同应用场合使用处理器、控制器或FPGA时输出的触发信号周期、占空比等参数变化大的需求；同时抗干扰能力强,输出信号质量高,可用于触发不同接口需求的执行电路。

本申请提供了快速精度下降检测器电路及其方法。在一个实施例中,一种下降检测器电路,包括：参考振荡器；多个延迟线,其被配置为从所述参考振荡器接收信号；以及逻辑,其被配置为基于所述电压调节器的输出以及所述多个延迟线中的各延迟线的输出来检测所述电压调节器中的下降。

本发明公开一种时脉闸控单元,包括两闩锁器可配置为正反器,以利用第一时脉信号的正/负缘来储存输入端的值,而且还包括选择器可选择使正反器储存不同输入端的值。另外,在非扫描测试模式下,所述时脉闸控单元可透过一独立信号来强制关掉没有用到的闩锁器,以达到省电的效果,并在扫描测试模式的扫描移位期间和扫描撷取期间,所述时脉闸控单元更分别透过两独立信号来强制输出第一时脉信号作为闸控时脉信号。

本发明公开一种锁存器及奇数分频电路,涉及半导体器件技术领域,用于降低锁存器的噪声,并实现占空比为50%的奇数分频。锁存器包括：再生电路、第一动态锁存电路及第二动态锁存电路。第一动态锁存电路包括第一T型电感、第一锁存单元及第二锁存单元,第一T型电感的第一端与第一锁存单元电连接,第二端与第二锁存单元电连接,第三端与再生电路的第一输入端电连接。第二动态锁存电路包括第二T型电感、第三锁存单元及第四锁存单元,第二T型电感的第一端与第三锁存单元电连接,第二端与第四锁存单元电连接,第三端与再生电路的第二输入端电连接。奇数分频电路包括上述技术方案所提的锁存器。

本发明提供一种时钟输入和输出零延时电路、封装芯片和电子设备,该电路包括：第一输入缓冲器、鉴相器、调相器和输出驱动器。首先输入时钟通过第一输入缓冲器缓冲,然后通过鉴相器比较第一输入缓冲器的输出信号和与所述调相器的输出信号相位相适配的时钟信号的相位,得到表示两者相位差的信号,再由调相器根据鉴相器的输出信号调整本地时钟的相位,最后通过输出驱动器转换调相器的输出信号的电平并驱动到芯片外,得到与输入时钟对齐且具有期望电平的输出时钟。本申请公开的上述方案电路结构简单,且在芯片内实现输入时钟和输出时钟的对齐,做到了时钟信号零延时。