一种基于时间戳的多通道采样同步方法
阅读说明：本技术 一种基于时间戳的多通道采样同步方法 (Multi-channel sampling synchronization method based on time stamps ) 是由 黄武煌 袁春友 蒋臻 杨扩军 张沁川 邱渡裕 叶芃 田书林 谭峰 于 2021-06-29 设计创作，主要内容包括：本发明公开了一种基于时间戳的多通道采样同步方法,先进行多ADC数据同步,再进行多通道采样同步；在多ADC数据同步时,通过FPGA分三次发送同步脉冲至时钟管理器,分别完成时钟同步、数据传输链路建立和时间戳标记,然后FPGA使用千兆收发器接收多片ADC发送的串行通道数据流转换为并行数据,然后对每通道的并行数据进行调序以及增加动态延迟,最终形成最终的用户数据流；多通道采样同步时,先调节ADC时序,然后测量通道间延迟并校正。(The invention discloses a multi-channel sampling synchronization method based on timestamps, which comprises the steps of firstly carrying out multi-ADC data synchronization and then carrying out multi-channel sampling synchronization; when the data of the multiple ADCs are synchronous, the FPGA sends synchronous pulses to the clock manager in three times to respectively complete clock synchronization, data transmission link establishment and timestamp marking, then the FPGA receives serial channel data streams sent by the multiple ADCs and converts the serial channel data streams into parallel data by using the gigabit transceiver, then the parallel data of each channel is subjected to sequence modulation and dynamic delay increasing, and finally a final user data stream is formed; when multi-channel sampling is synchronous, the ADC time sequence is adjusted, and then the delay between channels is measured and corrected.)
技术领域
本发明属于数字示波器技术领域，更为具体地讲，涉及一种基于时间戳的多通道采样同步方法。
背景技术
随着科研水平的不断提升，人们对高采样率示波器的需求不断增高。在核能谱测量中，对γ射线脉冲的识别要求采样率至少大于15MSPS，观测供电传输线上的浪涌电流时，浪涌的持续时间只有几百纳秒，高能加速器的微脉冲信号的时间精度在几百皮秒，在众多的科研场景下，只有足够高速的数据采集系统才能将信号完整地记录下来。因此，高性能示波器或数据采集系统逐渐开始使用新型GSPSADC(模数转换器)，这类ADC最大特点是由原先的并行LVDS接口进化为串行JESD204B接口。JESD204B接口相比与并行LVDS接口具有多种好处：吞吐量更大、传输线更少、器件封装更小等。然而在使用多片ADC构建高速数据采集系统时，多ADC的数据同步也成为一大难题。
现有的解决方案是利用JESD204B协议的确定性延迟特性实现多片同步。JESD204B协议为源源不断的数据流划分了两个边界：帧、多帧，其中多帧时钟的边界由LMFC(本地多帧时钟)确定。初始化时，发送器所有通道发送ILAS(初始通道对齐序列)，接收器所有通道接收ILAS，而每一个通道都包含一个弹性缓冲器，只要接收器所有通道在同一个多帧边界内接收
ILAS再同时释放弹性缓冲器就能实现通道数据对齐。但是在实际系统中，各通道的ILAS往往跨越一个多帧时钟边界，为此需要调节DTXLFMC(SYSREF有效沿到接收端LMFC的延迟)和DRXLMFC(SYSREF有效沿到发送端LMFC的延迟)使得各通道ILAS在同一个LMFC到达。
上述方法存在的问题有三点：1、调节DTXLMFC和DRXLMFC需要得到最大走线延迟、最小走线延迟、发送端输出延迟和接收端输入延迟，这些数据在一般条件下很难得到。2、对于诸如雷达系统的应用，需要使用成千上百转换器，计算难度直线上升。3、对于需要调整时钟相位的应用，调整时钟相位会破坏SYSREF信号与器件时钟的时序关系，确定性延迟可能会出现不确定性。4、只能对齐JESD204B数据传输链路，不能对模拟通道进行对齐和消除采样时钟偏斜带来的不同步。
发明内容
本发明的目的在于克服现有技术的不足，提供一种基于时间戳的多通道采样同步方法，在没有额外的硬件开销下，不仅能够对齐多条JESD204B高速串行数据链路，还能够减小由采样时钟偏斜和模拟通道不一致等原因产生的通道间延迟。
为实现上述发明目的，本发明一种基于时间戳的多通道采样同步方法，其特征在于，包括以下步骤：
(1)、多ADC数据同步；
(1.1)、利用晶振产生低频的源时钟信号并发送给双锁相环的时钟管理器；
(1.2)、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置；初始化配置完成后，时钟管理器对低频的源时钟信号进行两级锁定和放大，再通过内部的时钟分配网络产生多路采样时钟SCLK和多路参考时钟REFCLK，其中，SCLK和REFCLK的数量与系统使用的ADC数量对应，SCLK发送给每片ADC，REFCLK发送给FPGA；
(1.3)每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为M个bit的采样点数据；随后，通过ADC内部的串行通道映射单元为M个bit的采样点数据添加W个bit的冗余控制位，形成M+W个bit的串行通道数据，默认情况下冗余控制位的值为0；
(1.4)、FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记；
FPFA第一次发送的同步脉冲至时钟管理器后，时钟管理器内的时钟分配网络进行复位操作，使多路采样时钟SCLK的相位对齐，多路参考时钟REFCLK的相位对齐；随后，FPGA向时钟管理器发送SPI命令，一方面屏蔽时钟分配网络对同步脉冲的响应，另一方面打开脉冲分配网络对同步脉冲的响应；同时，FPGA还向ADC发送SPI命令，对ADC的默认寄存器数据进行改写，禁用ADC中默认的多帧时钟对齐功能，打开时间戳功能；
FPFA第二次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络进行复位操作，产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当FPGA内部的千兆收发器模块接收到参考脉冲SYSREF后，置高由FPGA发送到每个ADC的SYNCB信号，当ADC接收到被置高的SYNCB信号后，开始向FPGA传输串行通道数据流；
FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；
(1.5)、FPGA使用千兆收发器接收多片ADC发送的串行通道数据流，通过高速串行技术对每个通道的串行通道数据流进行解串、降速和升位宽，转换为K路并行数据，并通过时钟恢复技术提取出并行数据流的数据时钟DCLK；
(1.6)、对每通道的K路并行数据进行调序：检测时间戳标记出现在并行数据的位置，记为L，1≤L≤K；将原并行数据的第1至L-1路延迟两个DCLK周期，原并行数据的第L路至第K路延迟一个DCLK周期，形成延迟后的并行数据；最后将延迟后的并行数据按第L路至第K路、第1路至第L-1路的顺序重新依次排列，形成调序后的并行数据；
(1.7)、使用多片FIFO分别为每通道调序后的并行数据增加动态延迟，当某一通道调序后的并行数据被检测出含有时间戳标记位“1”时，则开启对应通道的FIFO的写使能；当所有通道调序后的并行数据均被检测出含有时间戳标记位“1”后，则开启所有通道的FIFO的读使能，且保持写使能开启，读写保持平衡，各通道并行数据被动态地增加延迟，形成最终的用户数据流；
(2)、多通道采样同步；
(2.1)、调节ADC时序；
通过SPI通讯协议回读ADC内部寄存器数据，监测ADC的SYSREF建立/保持时间窗口寄存器，若寄存器回读值为1，表示时序违例，即SYSREF的有效沿出现在SCLK有效沿的窗口内，SYSREF不满足SCLK的时序条件，此时应逐步增加对应的发送至ADC的SYSREF延迟值，直至再次初始化后不显示时序违例，即回读值为0；
(2.2)、对通道间延迟进行测量；
(2.2.1)、选取一个通道作为基准通道，其余的通道作为待测通道；
(2.2.2)、信号源输出已知频率的正弦信号，再通过功率分配器和等长传输线将正弦信号输入至基准通道和待测通道；
(2.2.3)、使用FPGA调试工具ILA收集基准通道和待测通道在同一时间段内采集到的用户数据；
(2.2.4)、计算采集到的用户数据的相位差，记为θ；
(2.2.5)、计算待测通道相对于基准通道的通道间延迟Δt；
其中，f为输入的正弦信号的频率；
(2.3)、对通道间延迟进行校正；
按步进逐步增加待测通道的SCLK延迟与SYSREF延迟，使得增加的延迟量尽可能接近通道间延迟值Δt，直至增加的延迟量与测得的通道间延迟值之差的绝对值小于时钟芯片延迟的可调节最小步进；
(2.4)、重复上述步骤(2.1)～步骤(2.3)，直至完成所有通道的通道间延迟校正。
本发明的发明目的是这样实现的：
本发明基于时间戳的多通道采样同步方法，先进行多ADC数据同步，再进行多通道采样同步；在多ADC数据同步时，通过FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记，然后FPGA使用千兆收发器接收多片ADC发送的串行通道数据流转换为并行数据，然后对每通道的并行数据进行调序以及增加动态延迟，最终形成最终的用户数据流；多通道采样同步时，先调节ADC时序，然后测量通道间延迟并校正。
同时，本发明基于时间戳的多通道采样同步方法还具有以下有益效果：
(1)、通过在JESD204B框架下部署时间戳功能，能够实现在无额外硬件花销的情况下多条JESD204B高速串行数据链路的对齐；
(2)、基于时间戳的多通道采样同步方法与利用JESD204B协议的确定性延迟特性实现多片同步的传统方法相比，突破了只能对齐JESD204B数据传输链路，不能对模拟通道进行对齐和消除采样时钟偏斜带来的不同步的局限；
(3)、在多ADC数据同步中，使用了并行数据调序技术以及增加动态延迟技术，高效实现了多子模块波形数据存储和传输的同步。
(4)、在多通道采样同步中，通过监测ADC的SYSREF建立/保持时间窗口寄存器，动态增加发送至ADC的SYSREF信号延迟值，保证SYSREF信号与ADC时钟信号之间不会出现时序违例，解决了现有方法在调整时钟相位会破坏SYSREF信号与器件时钟的时序关系，确定性延迟可能会出现不确定性的问题。
附图说明
图1是本发明基于时间戳的多通道采样同步系统一种
具体实施方式
架构图；
图2是时钟管理器的一种具体实施方式架构图；
图3是串行通道数据的结构示意图；
图4是样本点添加时间戳标记的示意图；
图5是采样点顺序调整示意图；
图6是使用FIFO增加动态延迟示意图；
图7是FPGA内数据流程图；
图8是通过寄存器监控SYSREF有效沿时序违例示意图；
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
实施例
图1是本发明基于时间戳的多通道采样同步系统一种具体实施方式架构图。
在本实施例中，本发明一种基于时间戳的多通道采样同步方法，主要包括多ADC数据同步和多通道采样同步两个步骤，下面我们对每个步骤进行详细说明，具体如下：
S1、多ADC数据同步；
在本实施例中，如图1所示，我们以4片2.5GSPS采样率12bits分辨率的ADC(JESD204B接口)，对4路模拟信号进行采样后将采样数据传输至FPGA，那么4片ADC数据同步的具体过程为：
S1.1、如图2所示，利用晶振产生低频的源时钟信号并发送给双锁相环的时钟芯片；
S1.2、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置；初始化配置完成后，时钟管理器对低频的源时钟信号进行两级锁定和放大，再通过内部的时钟分配网络产生4路采样时钟SCLK和4路参考时钟REFCLK，其中，SCLK发送给每片ADC，REFCLK发送给FPGA；
S1.3、每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为12bit的采样点数据；随后，通过ADC内部的串行通道映射单元为12bit的采样点数据添加4bit的冗余控制位，形成16bit的串行通道数据，如图3所示，默认情况下冗余控制位的值为0；
S1.4、FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记；
FPFA第一次发送的同步脉冲至时钟管理器后，时钟管理器内的时钟分配网络进行复位操作，使4路采样时钟SCLK的相位对齐，4路参考时钟REFCLK的相位对齐；随后，FPGA向时钟管理器发送SPI命令，一方面屏蔽时钟分配网络对同步脉冲的响应，另一方面打开脉冲分配网络对同步脉冲的响应；同时，FPGA还向ADC发送SPI命令，对ADC的默认寄存器数据进行改写，禁用ADC中默认的多帧时钟对齐功能，打开时间戳功能；
FPFA第二次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络进行复位操作，产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当FPGA内部的千兆收发器模块接收到参考脉冲SYSREF后，置高由FPGA发送到每个ADC的SYNCB信号，当ADC接收到被置高的SYNCB信号后，开始向FPGA传输串行通道数据流；
FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；在本实施例中，ADC为添加时间戳标记位的过程如图4所示，当检测到SYSREF信号从低电平到高电平的跳变时，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，将4个控制位中的最高一位置1，在其余任何时候该控制位均为0；
S1.5、FPGA使用千兆收发器接收4片ADC发送的串行通道数据流，通过高速串行技术对每个通道的串行通道数据流进行解串、降速和升位宽，转换为8路并行数据，并通过时钟恢复技术提取出并行数据流的数据时钟DCLK；
S1.6、对每通道的8路并行数据进行调序：检测时间戳标记出现在并行数据的位置，记为L，1≤L≤8；将原并行数据的第1至L-1路延迟两个DCLK周期，原并行数据的第L路至第8路延迟一个DCLK周期，形成延迟后的并行数据；最后将延迟后的并行数据按第L路至第8路、第1路至第L-1路的顺序重新依次排列，形成调序后的并行数据；
由于FPGA时钟速率的限制，因此必须通过降低时钟速率提升位宽的方式接收和传输ADC的采样数据，本系统单片ADC的数据位宽为12bits，时钟速率高达2.5GHz，而经过FPGA解串器后时钟速率会降低为312.5MHz，位宽会相应地提升至96bits，这意味着在FPGA内，一个数据时钟周期对齐的是8个采样点，携带时间戳标记的采样点可能是存在于8路数据中的任意一路，因此首先调整各路数据流的顺序，使得携带时间戳标记的采样点固定在8路数据中的第一路。
对采样点调整顺序如图5所示，采样点顺序调整在检测到Timestamp(时间戳标记信号)为高后开始进行，将携带时间戳标记的采样点(D4)移动到原第一个采样点的位置，同一时钟周期在D4之后的3个采样点(D5、D6、D7)和下一时钟周期靠前的4个采样点(D8、D9、D10、D10)补齐余下7个采样点的位置，此时数据有效使能才拉高。
S1.7、使用多片FIFO分别为每通道调序后的并行数据增加动态延迟，当某一通道调序后的并行数据被检测出含有时间戳标记位“1”时，则开启对应通道的FIFO的写使能；当所有通道调序后的并行数据均被检测出含有时间戳标记位“1”后，则开启所有通道的FIFO的读使能，且保持写使能开启，读写保持平衡，各通道并行数据被动态地增加延迟，形成最终的用户数据流；
在本实施例中，数据流的顺序经过调整后，各通道数据存在着整数倍时钟周期的相位差，即：ΔT＝±N*3.2ns,N＝1,2,3,…；为此，我们可以将经过顺序调整的数据流送往一个FIFO阵列，每片ADC数据分别送往一个FIFO。FIFO的写位宽和读位宽保持一致，均为96bits。FIFO的写使能为数据有效使能；当检测到所有的FIFO都有数据写入后，所有FIFO再一起打开读使能，写使能也不关闭，FIFO保持边写边读的读写平衡状态，这样快路数据就增加了相应延迟和慢路数据保持对齐，通过FIFO为快路数据增加动态延迟的过程如图6所示；而上述调序和增加动态延迟的FPGA流程图如图7所示，至此时间戳同步机制已经配置完毕。
S2、多通道采样同步；
S2.1、调节ADC时序；
通过SPI通讯协议回读ADC内部寄存器数据，监测ADC的SYSREF建立/保持时间窗口寄存器，若寄存器回读值为1，表示时序违例，即SYSREF的有效沿出现在SCLK有效沿的窗口内，SYSREF不满足SCLK的时序条件，此时应逐步增加对应的发送至ADC的SYSREF延迟值，直至再次初始化后不显示时序违例，即回读值为0；
S2.2、对通道间延迟进行测量；
S2.2.1、选取一个通道作为基准通道，其余的通道作为待测通道；
S2.2.2、信号源输出已知频率的正弦信号，再通过功率分配器和等长传输线将正弦信号输入至基准通道和待测通道；
S2.2.3、使用FPGA调试工具ILA收集基准通道和待测通道在同一时间段内采集到的用户数据；
S2.2.4、计算采集到的用户数据的相位差，记为θ；
S2.2.5、计算待测通道相对于基准通道的通道间延迟Δt；
其中，f为输入的正弦信号的频率；
S2.3、对通道间延迟进行校正；
按步进逐步增加待测通道的SCLK延迟与SYSREF延迟，使得增加的延迟量尽可能接近步骤S2.2测得的通道间延迟值Δt，直至增加的延迟量与测得的通道间延迟值绝对值之差小于时钟芯片延迟的可调节最小步进；
S2.4、重复上述步骤S2.1～步骤S2.3，直至完成所有通道的通道间延迟校正。
在本实施例中，多ADC通道间延迟值可以分为固定部分和随机部分。随机延迟来源于SYSREF信号与器件时钟的时序违例所造成的亚稳态现象，通过调节SYSREF与器件时钟的相位关系可以避免出现亚稳态消除这部分随机延迟；固定延迟来源于数据传输路径不一致，通过之前部署的时间戳机制配合下文将要叙述的延迟调节就可以减小固定延迟直至小于一个可编程延迟值。
如图7所示，本发明实施例所用ADC内含一个SYSREF建立时间和保持时间的监控寄存器，若SYSREF的有效沿出现在CLK有效沿的窗口内，则该寄存器读出值将为1，警告用户SYSREF不满足CLK的时序条件，该窗口宽度还可以增大以留出更多的裕量。在时钟管理器为ADC提供了稳定的时钟之后，发送SYSREF脉冲信号，再回读上述寄存器值，若值为0，则不必进行任何调整；若为1，则增加相应SYSREF脉冲的延迟值，再重复上述过程直到回读值变为0。对于本实施例而言，一个采样时钟周期为400ps，而时钟管理器输出通道的可编程延迟值为25ps，可调整步进为0～23，因此总能找出一个合适值使得SYSREF的有效沿不会落在CLK的时序违例窗口内。最后需要注意的是，所有ADC都必须进行此操作。
之后确定一个参考通道，其余通道为待测通道，输入同样的信号测量参考通道和待测通道的相位差。该信号通过功率分配器从一个信号源一分为二得到，并通过等长传输线连接至系统；相位差测量的方法可以采用互相关相位差测量法、三参数正弦拟合或者其他的信号相位差测量算法，这里不详细讨论。计算的结果可以用以下式子表示：Δt＝A*T+C*D+M；
其中，Δt是计算得到的通道间延迟，T为采样时钟周期，D为时钟管理器可编程延迟值，A和C为大于等于0的整数，m是小于D的延迟部分。该式子的含义是将通道间延迟值划分为A个时钟周期、C个可调整最小步进和余下不能调整的延迟m部分。以本发明实施例为例，T＝400ps，D＝25ps，若测得Δt为736ps，则Δt可分解为：Δt＝736ps＝1*400ps+13*25ps+11ps；为滞后通道的SYSREF信号延迟A个T延迟值(采用不同于D的数字延迟通道)，可以将滞后信号数据提前A个时钟周期，因为SYSRFF信号以整数倍时钟周期移动，所以不会产生新的时序违例；为滞后通道的SYSREF信号和CLK信号同时延迟C个D延迟值(不用于T的模拟延迟通道)，可以将滞后数据提前C*D时间值，因为SYSREF与CLK同时移动，相位关系不会发生变化所以也不会产生时序违例。经过上述分解，m始终会小于D，对于本实施例来说也就是25ps。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
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