阅读说明：本技术 锁存电路 (Latch circuit ) 是由 小嶋英充 于 2019-05-21 设计创作，主要内容包括：本发明的目的在于提供一种能够减少占有面积并且能够自动决定电源刚刚接通之后的初始值的锁存电路。锁存电路(1)具备：第一反相器(IN1),其具有阈值电压的大小不同的第一PMOS晶体管(P1)及第一NMOS晶体管(N1)；以及第二反相器(IN2),其具有阈值电压的大小不同的第二PMOS晶体管(P2)及第二NMOS晶体管(N2),第一反相器(IN1)和第二反相器(IN2)以正反馈环路的方式连接,从第一反相器(IN1)的输出侧输出预设的值作为电源刚刚接通之后的初始值。(The invention provides a latch circuit capable of reducing occupied area and automatically determining initial value immediately after power-on. A latch circuit (1) is provided with: a first inverter (IN1) having a first PMOS transistor (P1) and a first NMOS transistor (N1) having different magnitudes of threshold voltages; and a second inverter (IN2) having a second PMOS transistor (P2) and a second NMOS transistor (N2) having different threshold voltages, the first inverter (IN1) and the second inverter (IN2) being connected IN a positive feedback loop, and a preset value being output from the output side of the first inverter (IN1) as an initial value immediately after the power supply is turned on.)

锁存电路

技术领域

本发明涉及一种锁存电路。

背景技术

在集成电路中，为了执行所期望的功能，需要适当地设定初始状态。为了设定初始状态，设置有能够保持1比特信息的锁存电路。

在现有技术中，对以正反馈环路的方式连接反相器而成的传感电路的输入侧及输出侧分别附加使用晶体管等的电路，利用附加的电路来设定该传感电路的状态，在电源刚刚接通之后输出预设的值作为初始值。

但是，在对集成电路中所包含的各电路进行布局设计方面使各电路的占有面积最优化是很重要的。因此，期望进一步减少用于输出初始值的电路(锁存电路)的占有面积。

发明内容

本发明是鉴于上述情况而完成的，其目的在于提供一种能够减少占有面积并且能够自动决定电源刚刚接通之后的初始值的锁存电路。

本发明的第一技术方案提供一种锁存电路，其具备：第一反相器，其具有阈值电压不同的第一PMOS晶体管及第一NMOS晶体管；以及第二反相器，其具有阈值电压不同的第二PMOS晶体管及第二NMOS晶体管，所述第一反相器和所述第二反相器以正反馈环路的方式连接，从所述第一反相器的输出侧来输出预设值。

根据如上所述的结构，在以正反馈环路的方式连接第一反相器和第二反相器而成的锁存电路中，采用第一反相器中的第一PMOS晶体管和第一NMOS晶体管的阈值电压不同的结构，并且采用第二反相器中的第二PMOS晶体管和第二NMOS晶体管的阈值电压不同的结构。因此，能够仅由以正反馈环路的方式连接两个反相器而成的电路来构成锁存电路。因此，能够将锁存电路的占有面积设计得更小。

在上述锁存电路中，也可以是，在所述第一反相器中，所述第一PMOS晶体管的阈值电压的绝对值是大于所述第一NMOS晶体管的阈值电压的绝对值，在所述第二反相器中，所述第二PMOS晶体管的阈值电压的绝对值是小于所述第二NMOS晶体管的阈值电压的绝对值；

根据如上所述的结构，在第一反相器中将第一PMOS晶体管的阈值电压的绝对值设计得大于第一NMOS晶体管的阈值电压的绝对值，并且在第二反相器中将第二PMOS晶体管的阈值电压的绝对值设计得小于第二NMOS晶体管的阈值电压的绝对值，由此能够在集成电路的电源接通时从第一反相器的输出侧输出0(Low)作为锁存电路的初始值。

在上述锁存电路中，也可以是，在所述第一反相器中，所述第一PMOS晶体管的阈值电压的绝对值是小于所述第一NMOS晶体管的阈值电压的绝对值，在所述第二反相器中，所述第二PMOS晶体管的阈值电压的绝对值是大于所述第二NMOS晶体管的阈值电压的绝对值。

根据如上所述的结构，在第一反相器中将第一PMOS晶体管的阈值电压的绝对值设计可以是小于第一NMOS晶体管的阈值电压的绝对值，并且在第二反相器中将第二PMOS晶体管的阈值电压的绝对值设计得大于第二NMOS晶体管的阈值电压的绝对值，由此能够在集成电路的电源接通时从第一反相器的输出侧输出1(High)作为锁存电路的初始值。

在上述锁存电路中，也可以是，所述第一反相器包括：PMOS晶体管以及NMOS晶体管，所述PMOS晶体管与所述第一PMOS晶体管串联连接，时钟信号的反转信号是被输入至所述PMOS晶体管的栅极，所述NMOS晶体管与所述第一NMOS晶体管串联连接，所述时钟信号的反转信号是被输入至所述NMOS晶体管的栅极；所述第二反相器包括：PMOS晶体管以及NMOS晶体管，所述PMOS晶体管与所述第二PMOS晶体管串联连接，时钟信号的反转信号是被输入至所述PMOS晶体管的栅极，所述NMOS晶体管与所述第二NMOS晶体管串联连接，所述时钟信号的反转信号是被输入至所述NMOS晶体管的栅极。

根据如上所述的结构，在第一反相器中，栅极输入有时钟信号的反转信号的PMOS晶体管与第一PMOS晶体管串联连接，栅极输入有时钟信号的NMOS晶体管与第一NMOS晶体管串联连接。因此，能够以时钟反相器型设计第一反相器。并且，在第二反相器中，栅极输入有时钟信号的反转信号的PMOS晶体管与第二PMOS晶体管串联连接，栅极输入有时钟信号的NMOS晶体管与第二NMOS晶体管串联连接。因此，能够以时钟反相器型设计第二反相器。即，能够使用时钟反相器来构成锁存电路。

在上述锁存电路中，也可以是，所述第一PMOS晶体管及所述第一NMOS晶体管是不同阈值电压类型的晶体管，所述第二PMOS晶体管及所述第二NMOS晶体管是不同阈值电压类型的晶体管。

根据如上所述的结构，通过以不同阈值电压类型的晶体管设计第一PMOS晶体管及第一NMOS晶体管，能够容易地使阈值电压不同。此外，对于第二PMOS晶体管及所述第二NMOS晶体管，也通过以不同阈值电压类型的晶体管设计，能够容易地使阈值电压不同。与阈值电压相关的种类指的是在集成电路的制造工艺中按阈值电压被划分的晶体管的种类，例如HVT(高阈值电压)或LVT(低阈值电压)等。

在上述锁存电路中，也可以是，所述第一PMOS晶体管的阈值电压的绝对值与所述第一NMOS晶体管的阈值电压的绝对值之间相差值在一预定值以上，所述第二PMOS晶体管的阈值电压的绝对值与所述第二NMOS晶体管的阈值电压的绝对值之间的相差值是在预设值以上。

根据如上所述的结构，通过设计成第一PMOS晶体管及第一NMOS晶体管、第二PMOS晶体管及第二NMOS晶体管的阈值电压分别相差是在预定值以上，以适当地构成锁存电路。

根据本发明，可以达到减少占有面积的效果。

附图说明

图1是表示本发明的第一实施方式涉及的锁存电路的结构的图。

图2是表示本发明的第一实施方式涉及的锁存电路的具体结构的图。

图3是表示本发明的第一实施方式涉及的锁存电路的具体结构的图。

图4是例示阈值电压相对于杂质浓度及栅极长度的变化的图。

图5是表示参考例涉及的锁存电路的结构的图。

图6是表示使用本发明的第一实施方式涉及的锁存电路的触发电路的结构例的图。

图7是表示使用本发明的第一实施方式涉及的锁存电路的触发电路的结构例的图。

图8是表示使用本发明的第一实施方式涉及的锁存电路的触发电路的结构例的图。

图9是表示使用本发明的第一实施方式涉及的锁存电路的触发电路的结构例的图。

图10是表示本发明的第二实施方式涉及的锁存电路的结构的图。

图11是表示本发明的第二实施方式涉及的锁存电路的结构的图。

图12是表示使用本发明的第二实施方式涉及的锁存电路的触发电路的结构例的图。

图13是表示使用本发明的第二实施方式涉及的锁存电路的触发电路的结构例的图。

附图标记说明

1 锁存电路

CK 时钟信号

DIN 输入

IN1 第一反相器

IN2 第二反相器

N1 第一NMOS晶体管

N2 第二NMOS晶体管

P1 第一PMOS晶体管

P2 第二PMOS晶体管

Vdd 电源

具体实施方式

以下，参照附图对本发明涉及的锁存电路的第一实施方式进行说明。

图1是表示本发明的第一实施方式涉及的锁存电路1的结构的图。如图1所示，锁存电路1具备第一反相器IN1和第二反相器IN2。第一反相器IN1及第二反相器IN2例如是CMOS反相器(CMOS NOT电路)。

在锁存电路1中，第一反相器IN1及第二反相器IN2可以是利用正反馈(positivefeedback)环路的方式连接。具体而言，第一反相器IN1的输出侧与第二反相器IN2的输入侧连接，第二反相器IN2的输出侧与第一反相器IN1的输入侧连接。例如，从A点观察时，信号由第一反相器IN1进行反转，并且信号由第二反相器IN2进一步进行反转而反馈到A点，因此成为正反馈。在锁存电路1中，从第一反相器IN1的输出侧(第二反相器IN2的输入侧)输出预设的值。即，从第一反相器IN1的输出侧输出需要的值(1或0)作为初始值。此外，通过从第二反相器IN2的输出侧(即，第一反相器IN1的输入侧且为锁存电路1的输入侧)或第一反相器IN1的输出侧(即，第二反相器IN2的输入侧且为锁存电路1的输出侧)输入信号，之后也能够更新该初始值。

第一反相器IN1及第二反相器IN2各自的PMOS晶体管及NMOS晶体管的阈值电压被设计成非平衡式，以使得能够输出适当的值作为初始值。

具体而言，第一反相器IN1具有阈值电压大小不同的第一PMOS晶体管P1及第一NMOS晶体管N1。在第一反相器IN1中，第一PMOS晶体管P1的源极端子与电源Vdd连接，第一PMOS晶体管P1的漏极端子与第一NMOS晶体管N1的漏极端子连接。即，第一PMOS晶体管P1与第一NMOS晶体管N1串联连接。而且，第一NMOS晶体管N1的源极端子连接到地线(接地)。第一PMOS晶体管P1的栅极端子与第一NMOS晶体管N1的栅极端子彼此连接，作为第一反相器IN1的输入端子与第二反相器IN2的输出侧连接。此外，第一PMOS晶体管P1的漏极端子与第一NMOS晶体管N1的漏极端子彼此连接，作为第一反相器IN1的输出端子与第二反相器IN2的输入侧连接。

此外，第二反相器IN2具有阈值电压大小不同的第二PMOS晶体管P2及第二NMOS晶体管N2。在第二反相器IN2中，第二PMOS晶体管P2的源极端子与电源Vdd连接，第二PMOS晶体管P2的漏极端子与第二NMOS晶体管N2的漏极端子连接。即，第二PMOS晶体管P2与第二NMOS晶体管N2串联连接。而且，第二NMOS晶体管N2的源极端子连接到地线(接地)。第二PMOS晶体管P2的栅极端子与第二NMOS晶体管N2的栅极端子彼此连接，作为第二反相器IN2的输入端子与第一反相器IN1的输出侧连接。此外，第二PMOS晶体管P2的漏极端子与第二NMOS晶体管N2的漏极端子彼此连接，作为第二反相器IN2的输出端子与第一反相器IN1的输入侧连接。

通过使第一反相器IN1及第二反相器IN2各自中构成CMOS反相器的PMOS晶体管及NMOS晶体管的阈值电压非平衡，以控制在各晶体管的电源接通时的导通，在锁存电路1中输出预设预设的值。另外，电源接通是表示从电源Vdd开始向锁存电路1供给电力。

图2及图3是表示具体的锁存电路1的结构的图。图2显示出了输出0(Low)作为预设的值的锁存电路1的结构，图3显示出了输出1(High)作为预设的值的锁存电路1的结构。锁存电路1的输出是0(换言之，是Low即接地电压)或1(换言之，是High即电源电压)。

如图2所示，为了在电源接通时输出0作为预设的值，在第一反相器IN1中设计成第一PMOS晶体管P1的阈值电压的大小(绝对值)高于第一NMOS晶体管N1的阈值电压的大小(绝对值)，在第二反相器IN2中设计成第二PMOS晶体管P2的阈值电压的大小(绝对值)低于第二NMOS晶体管N2的阈值电压的大小(绝对值)。例如，如后述，第一PMOS晶体管P1及第二NMOS晶体管N2以HVT(高阈值电压)规格设计，第二PMOS晶体管P2及第一NMOS晶体管N1以LVT(低阈值电压)规格设计。

在第一反相器IN1中，第一NMOS晶体管N1的阈值电压的大小(绝对值)低于第一PMOS晶体管P1的阈值电压的大小(绝对值)。因此，在第一反相器IN1中，第一NMOS晶体管N1成为比第一PMOS晶体管P1更容易导通的状态。

此外，在第二反相器IN2中，第二NMOS晶体管N2的阈值电压的大小(绝对值)高于第二PMOS晶体管P2的阈值电压的大小(绝对值)。因此，在第二反相器IN2中，第二PMOS晶体管P2成为比第二NMOS晶体管N2更容易导通的状态。

即，在图2所示的电路中，当电源接通时，第一反相器IN1中第一NMOS晶体管N1导通，第二反相器IN2中第二PMOS晶体管P2导通，因此从锁存电路1的输出端子输出0。

如图3所示，为了在电源接通时输出1作为预设的值，在第一反相器IN1中设计成第一PMOS晶体管P1的阈值电压的大小(绝对值)低于第一NMOS晶体管N1的阈值电压的大小(绝对值)，在第二反相器IN2中设计成第二PMOS晶体管P2的阈值电压的大小(绝对值)高于第二NMOS晶体管N2的阈值电压的大小(绝对值)。例如，如后述那样，第一PMOS晶体管P1及第二NMOS晶体管N2以LVT规格设计，第二PMOS晶体管P2及第一NMOS晶体管N1以HVT规格设计。

在第一反相器IN1中，第一NMOS晶体管N1的阈值电压的大小(绝对值)高于第一PMOS晶体管P1的阈值电压的大小(绝对值)。因此，在第一反相器IN1中，第一PMOS晶体管P1成为比第一NMOS晶体管N1更容易导通的状态。

此外，在第二反相器IN2中，第二NMOS晶体管N2的阈值电压的大小(绝对值)低于第二PMOS晶体管P2的阈值电压的大小(绝对值)。因此，在第二反相器IN2中，第二NMOS晶体管N2成为比第二PMOS晶体管P2更容易导通的状态。

即，在图3所示的电路中，当电源接通时，第一反相器IN1中第一PMOS晶体管P1导通，第二反相器IN2中第二NMOS晶体管N2导通，因此从锁存电路1的输出端子输出为1。

在一般的反相器中，为了均等动作而设计成构成CMOS反相器的PMOS晶体管及NMOS晶体管的阈值电压的大小(绝对值)相等。但是，通过如图2及图3那样分别适当地使第一反相器IN1及第二反相器IN2中PMOS晶体管及NMOS晶体管的阈值电压的大小非平衡，能够构成在电源接通时保持并输出适当的值的锁存电路1。

设计成构成第一反相器IN1及第二反相器IN2的PMOS晶体管及NMOS晶体管中阈值电压的大小(绝对值)相差是在预设的电压差以上。作为预设值，优选设定为100mV～200mV左右以上。即，第一PMOS晶体管P1及第一NMOS晶体管N1设计成阈值电压的大小相差预设值(例如100mV)以上，第二PMOS晶体管P2及第二NMOS晶体管N2设计成阈值电压的大小相差预设值(例如100mV)以上。此外，在第一反相器IN1中第一PMOS晶体管P1的阈值电压的大小设计得比第一NMOS晶体管N1高的情况下，在第二反相器IN2中第二PMOS晶体管P2的阈值电压的大小设计得比第二NMOS晶体管N2低，在第一反相器IN1中第一PMOS晶体管P1的阈值电压的大小设计得比第一NMOS晶体管N1低的情况下，在第二反相器IN2中第二PMOS晶体管P2的阈值电压的大小设计得比第二NMOS晶体管N2高。在第一反相器IN1及第二反相器IN2中分别将PMOS晶体管和NMOS晶体管的阈值电压的大小设计得不同(非平衡)，在第一反相器IN1和第二反相器IN2通过使PMOS晶体管和NMOS晶体管的阈值电压的大小的大小关系反转，能够适当地使锁存电路1动作，输出预设的值(1或0)。

为了在PMOS晶体管和NMOS晶体管之间设置阈值电压大小(绝对值)之差，可依据不同阈值电压类型(规格)的晶体管，来设计PMOS晶体管和NMOS晶体管即可。不同阈值电压类型指的是在集成电路的制造工艺或设计平台中按阈值电压被预先划分的晶体管的规格，例如HVT(高阈值电压)或LVT(低阈值电压)等。在用于设计集成电路的设计平台中，预先将晶体管按照阈值电压的规格进行划分。

例如，将具有通常使用的阈值电压的晶体管的规格设为RVT(Regular ThresholdVoltage，正常阈值电压)，具有比RVT高的阈值电压的晶体管的规格设为HVT(HighThreshold Voltage，高电平阈值电压)，具有比RVT低的阈值电压的晶体管的规格设为LVT(Low Threshold Voltage，低电平阈值电压)，针对可设计的晶体管预先设定与阈值电压相关的种类(规格)。而后，电路设计者适当地选择具有所需要的阈值电压的晶体管(RVT、HVT或LVT)进行电路设计。阈值电压不同的各晶体管通常以设置100mV以上的电压差的方式被设定，因此如果构成反相器的PMOS晶体管和NMOS晶体管使用不同种类的晶体管，则能够容易地设计成非平衡的阈值电压。

即，在图2中，在第一反相器IN1中，第一PMOS晶体管P1是HVT，第一NMOS晶体管N1被设计为LVT。并且，在第二反相器IN2中，第二PMOS晶体管P2被设计为LVT，第二NMOS晶体管N2被设计为HVT。

此外，在图3中，在第一反相器IN1中，第一PMOS晶体管P1是LVT，第一NMOS晶体管N1被设计为HVT。此外，在第二反相器IN2中，第二PMOS晶体管P2被设计为HVT，第二NMOS晶体管N2被设计为LVT。

另外，关于PMOS晶体管及NMOS晶体管之间的阈值电压的大小差值，也可以通过在各晶体管中对沟道区的离子注入来控制。MOS晶体管的阈值电压受到沟道区的杂质浓度的影响。具体而言，杂质浓度高则阈值电压升高，杂质浓度降低则阈值电压降低。因此，通过控制对沟道区的离子注入，能够调整晶体管的阈值电压。在非平衡的PMOS晶体管和NMOS晶体管中，通过控制对沟道区的离子注入，能够使阈值电压之差值为预设值以上。例如，在图2的第一反相器IN1的情况下，为获得第一PMOS晶体管P1的阈值电压的与第一NMOS晶体管N1的阈值电压之间的差值大于预设值以上的方式，对第一PMOS晶体管P1的沟道区进行离子注入。另外，关于HVT等与阈值电压相关的种类，也根据对沟道区的离子注入来设定各种类型。

关于PMOS晶体管及NMOS晶体管的阈值电压的大小差值，也能够通过栅极长度进行控制。由于能够通过延长栅极长度使阈值电压增加，所以能够通过控制PMOS晶体管及NMOS晶体管的栅极长度来调整阈值电压之大小差值。

图4是例示阈值电压相对于杂质浓度及栅极长度的变化的图。如图4所示，能够通过沟道区的杂质浓度及栅极长度来调整阈值电压。例如，通过相对于图4的V点使栅极长度固定而调整杂质浓度，能够预先设计具有VH及VL这两种阈值电压大小的晶体管。这样，能够设计出阈值电压的大小差值在预设值以上的PMOS晶体管及NMOS晶体管。

关于阈值电压之差，可以通过对沟道区的离子注入来调整。例如，在利用栅极长度来调整阈值电压之差的情况下，在光刻工序中需要准备适当的掩模，因此存在掩模数增加从而在费用等方面负担增大的可能性。但是，在通过对沟道区的离子注入来调整阈值电压之差的情况下，由于是基于离子注入量进行的调整，所以能够抑制掩模数的增加。

接着，对本实施方式中的锁存电路1与参考例涉及的锁存电路的占有面积的比较进行说明。

图5示出了参考例涉及的锁存电路的结构。如图5所示，参考例涉及的锁存电路中由阈值电压的大小相等的PMOS晶体管及NMOS晶体管构成的CMOS反相器以正反馈环路的方式连接。而且，在参考例中，R1侧连接有NMOS晶体管MR1，R2侧(输出侧)连接有NMOS晶体管MR2。NMOS晶体管MR1的漏极端子连接到R1，栅极端子及源极端子与地线连接。NMOS晶体管MR2的漏极端子连接到R2，栅极端子及源极端子与地线连接。而且，NMOS晶体管MR1进行了对沟道区的离子注入，NMOS晶体管MR2未进行对沟道区的离子注入。因此，NMOS晶体管MR2的阈值电压比NMOS晶体管MR1低，漏电流比NMOS晶体管MR1大。因此，成为R2侧接近接地电位的状态，以正反馈环路的方式连接而成的反相器动作，在电源接通时保持并输出0。

另外，在图5的电路结构中，通过在NMOS晶体管MR2中进行对沟道区的离子注入，NMOS晶体管MR1中未进行对沟道区的离子注入，由此也能够在电源接通时保持并输出1。另外，关于NMOS晶体管MR1及NMOS晶体管MR2，通过离子注入来分别制作E(增强)型晶体管、D(耗尽)型晶体管，由此也能够同样地使其成为在电源接通时输出0或1的状态。

与此相对，本实施方式中的锁存电路1的电路结构如图1所示为利用正反馈环路的方式连接两个反相器(非平衡式反相器)的结构。因此，本实施方式涉及的电路结构与如图5所示的参考例的锁存电路相比，能够不需要NMOS晶体管MR1及NMOS晶体管MR2，能够减少占有面积。即，在本实施方式的锁存电路1中，能够以更小面积的电路结构在电源接通时保持并输出预设的值(1或0)。

接着，对使用本实施方式涉及的锁存电路1构成的触发电路进行说明。

图6至图9是表示触发电路的结构例的图。另外，在图6至图9中，简化地示出了图2及3的各反相器。具体而言，图2中的第一反相器IN1的结构作为IN1(PH)示出，图2中的第二反相器IN2的结构作为IN2(NH)示出，图3中的第一反相器IN1的结构作为IN1(NH)示出，图3中的第二反相器IN2的结构作为IN2(PH)示出。即，在图6至图9中的反相器中，在MOS反相器结构中示出了上侧(PMOS晶体管侧)和下侧(NMOS晶体管侧)，PH表示PMOS的阈值电压较高的状态，NH表示NMOS的阈值电压较高的状态。如图6至图9所示，作为开关，使用传输门(transfer gate)(以下称为“TG”)来构成。

在图6中，TG1及TG4为导通状态(ON)，TG2及TG3为非导通状态(OFF)。输入DIN被输入1，IN1(PH)的输出为0。在图6的结构中，IN1(PH)被输入1，因此IN1(PH)输出0，IN1(NH)及IN2(PH)成为与图3等效的连接状态而输出1。这样，在如图6的结构中，输出1作为电源刚刚接通之后的初始值。

在图7中，TG2及TG3为导通状态(ON)，TG1及TG4为非导通状态(OFF)。IN1(PH)及IN2(NH)成为与图2等效的状态而输出0。而且，IN1(NH)被输入0，因此IN1(NH)输出1。这样，在如图7的结构中，输出1作为电源刚刚接通之后的初始值。

如图6及图7所示，不取决于TG1－TG4的开关状态，而能够稳定地输出1作为电源刚刚接通之后的初始值。

在图8中，TG1及TG4为导通状态(ON)，TG2及TG3为非导通状态(OFF)。输入DIN被输入0，IN1(NH)的输出成为1。在图8的结构中，IN1(NH)被输入0，因此IN1(NH)输出1，IN1(PH)及IN2(NH)成为与图2等效的连接状态而输出0。如此，在如图8的结构中，输出0作为电源刚刚接通之后的初始值。

在图9中，TG2及TG3为导通状态(ON)，TG1及TG4为非导通状态(OFF)。IN1(NH)及IN2(PH)成为与图3等效的状态而输出1。而且，IN1(PH)被输入1，因此IN1(PH)输出0。如此，在如图9的结构中，输出0作为电源刚刚接通之后的初始值。

如图8及图9所示，不取决于TG1－TG4的开关状态，而能够稳定地输出0作为电源刚刚接通之后的初始值。

如以上所说明的那样，根据本实施方式涉及的锁存电路，在以正反馈环路的方式连接第一反相器IN1和第二反相器IN2而成的锁存电路1中，采用第一反相器IN1中的第一PMOS晶体管P1和第一NMOS晶体管N1的阈值电压的大小不同的结构，采用第二反相器IN2中的第二PMOS晶体管P2和第二NMOS晶体管N2的阈值电压的大小不同的结构。因此，能够仅由以正反馈环路的方式连接两个反相器而成的电路构成锁存电路1。因此，能够将锁存电路1的占有面积设计得更小。

此外，在第一反相器IN1中，第一PMOS晶体管P1的阈值电压的大小是设计得高于第一NMOS晶体管N1的阈值电压的大小，并且在第二反相器IN2中，第二PMOS晶体管P2的阈值电压的大小是设计得低于第二NMOS晶体管N2的阈值电压的大小，由此能够从第一反相器IN1的输出侧输出0(Low)作为电源刚刚接通之后的初始值。

此外，在第一反相器IN1中，第一PMOS晶体管P1的阈值电压的大小是设计得低于第一NMOS晶体管N1的阈值电压的大小，并且在第二反相器IN2中，第二PMOS晶体管P2的阈值电压的大小是设计得高于第二NMOS晶体管N2的阈值电压的大小，由此能够从第一反相器IN1的输出侧输出1(High)作为电源刚刚接通之后的初始值。

接着，对本发明的第二实施方式涉及的锁存电路进行说明。

在本实施方式中，对以时钟反相器型构成第一反相器IN1及第二反相器IN2的情况进行说明。以下，关于本实施方式涉及的锁存电路，主要对其与第一实施方式的不同之处进行说明。

图10示出了以时钟反相器型构成第一反相器IN1的情况的示例。另外，对于第二反相器IN2也是同样的构成。如图10所示，第一反相器IN1具有：与第一PMOS晶体管P1串联连接、栅极端子被输入有时钟信号CK的反转信号的PMOS晶体管PC；以及与第一NMOS晶体管N1串联连接、栅极端子被输入有时钟信号CK的NMOS晶体管NC。关于第二反相器IN2，也同样地具有：与第二PMOS晶体管P2串联连接、栅极端子被输入有时钟信号CK的反转信号的PMOS晶体管PC；以及与第二NMOS晶体管N2串联连接、栅极端子被输入有时钟信号CK的NMOS晶体管NC。

具体而言，在第一反相器IN1中，PMOS晶体管PC的源极端子与电源Vdd连接，PMOS晶体管PC的漏极端子与第一PMOS晶体管P1的源极端子连接。即，PMOS晶体管PC与第一PMOS晶体管P1串联连接。第一PMOS晶体管P1的漏极端子与第一NMOS晶体管N1的漏极端子连接。而且，第一NMOS晶体管N1的源极端子连接到NMOS晶体管NC的漏极端子。即，第一NMOS晶体管N1与NMOS晶体管NC串联连接。而且，NMOS晶体管NC的源极端子连接到地线(接地)。即，PMOS晶体管PC、第一PMOS晶体管P1、第一NMOS晶体管N1、NMOS晶体管NC串联连接。第一PMOS晶体管P1的栅极端子与第一NMOS晶体管N1的栅极端子彼此连接，作为第一反相器IN1的输入端子与第二反相器IN2的输出侧连接。此外，第一PMOS晶体管P1的漏极端子与第一NMOS晶体管N1的漏极端子彼此连接，作为第一反相器IN1的输出端子与第二反相器IN2的输入侧连接。此外，PMOS晶体管PC的栅极端子被输入有时钟信号CK的反转信号，NMOS晶体管NC被输入有该时钟信号CK。

在第二反相器IN2中，PMOS晶体管PC的源极端子与电源Vdd连接，PMOS晶体管PC的漏极端子与第二PMOS晶体管P2的源极端子连接。即，PMOS晶体管PC与第二PMOS晶体管P2串联连接。第二PMOS晶体管P2的漏极端子与第二NMOS晶体管N2的漏极端子连接。而且，第二NMOS晶体管N2的源极端子连接到NMOS晶体管NC的漏极端子。即，第二NMOS晶体管N2与NMOS晶体管NC串联连接。而且，NMOS晶体管NC的源极端子连接到地线(接地)。即，PMOS晶体管PC、第二PMOS晶体管P2、第二NMOS晶体管N2、NMOS晶体管NC串联连接。第二PMOS晶体管P2的栅极端子与第二NMOS晶体管N2的栅极端子彼此连接，作为第二反相器IN2的输入端子与第一反相器IN1的输出侧连接。此外，第二PMOS晶体管P2的漏极端子与第二NMOS晶体管N2的漏极端子彼此连接，作为第二反相器IN2的输出端子与第一反相器IN1的输入侧连接。此外，时钟信号CK的反转信号是输入于PMOS晶体管PC的栅极端子，且时钟信号CK输入于NMOS晶体管NC。

即，在时钟信号CK为1(High)的情况下，PMOS晶体管PC及NMOS晶体管NC成为导通状态(ON)，成为与图2或图3等效的状态。

在使用如图10那样的时钟反相器型的反相器来构成与图2的锁存电路1等效的结构的情况下，在第一反相器IN1中将第一PMOS晶体管P1的阈值电压的大小设计得高于第一NMOS晶体管N1的阈值电压的大小，在第二反相器IN2中将第二PMOS晶体管P2的阈值电压的大小设计得低于第二NMOS晶体管N2的阈值电压的大小即可。此外，在使用如图10所示的时钟反相器型的反相器来构成与图3的锁存电路1等效的结构的情况下，在第一反相器IN1中将第一PMOS晶体管P1的阈值电压的大小绝对值设计得小于第一NMOS晶体管N1的阈值电压的大小绝对值，在第二反相器IN2中将第二PMOS晶体管P2的阈值电压的大小绝对值设计得大于第二NMOS晶体管N2的阈值电压的大小绝对值即可。

另外，在构成与图2的锁存电路1等效的结构的情况下，关于输入有时钟信号CK的PMOS晶体管PC及NMOS晶体管NC，也可以设计为彼此相等的阈值电压(例如第一PMOS晶体管P1的阈值电压的大小和第一NMOS晶体管N1的阈值电压的平均值)。此外，也可以是，在第一反相器IN1中，将PMOS晶体管PC和第一PMOS晶体管P1设为相等大小的阈值电压，将NMOS晶体管NC和第一NMOS晶体管N1设为相等大小的阈值电压，在第二反相器IN2中，将PMOS晶体管PC和第二PMOS晶体管P2设为相等大小的阈值电压，将NMOS晶体管NC和第二NMOS晶体管N2设为相等大小的阈值电压。另外，在构成与图3的锁存电路1等效的结构的情况下，对于输入有时钟信号CK的PMOS晶体管PC及NMOS晶体管NC，也能够同样地构成。

另外，在图10中，在第一反相器IN1中，在比第一PMOS晶体管P1更靠电源Vdd一侧设置输入有时钟信号CK的反转信号的PMOS晶体管PC，在比第一NMOS晶体管N1更靠地线一侧设置输入有时钟信号CK的NMOS晶体管NC，在第二反相器IN2中，在比第二PMOS晶体管P2更靠电源Vdd一侧设置输入有时钟信号CK的反转信号的PMOS晶体管PC，在比第二NMOS晶体管N2更靠地线一侧设置输入有时钟信号CK的NMOS晶体管NC，但只要是时钟反相器型即可，不限于上述结构。

即，也能够采用如图11所示的时钟反相器。具体而言，在第一反相器IN1中，第一PMOS晶体管P1的源极端子与电源Vdd连接，第一PMOS晶体管P1的漏极端子与PMOS晶体管PC的源极端子连接。即，第一PMOS晶体管P1与PMOS晶体管PC串联连接。PMOS晶体管PC的漏极端子与NMOS晶体管NC的漏极端子连接。而且，NMOS晶体管NC的源极端子连接到第一NMOS晶体管N1的漏极端子。即，NMOS晶体管NC与第一NMOS晶体管N1串联连接。而且，第一NMOS晶体管N1的源极端子连接到地线(接地)。即，第一PMOS晶体管P1、PMOS晶体管PC、NMOS晶体管NC、第一NMOS晶体管N1串联连接。第一PMOS晶体管P1的栅极端子与第一NMOS晶体管N1的栅极端子彼此连接，作为第一反相器IN1的输入端子与第二反相器IN2的输出侧连接。此外，PMOS晶体管PC的漏极端子与NMOS晶体管NC的漏极端子彼此连接，作为第一反相器IN1的输出端子与第二反相器IN2的输入侧连接。此外，时钟信号CK的反转信号是被输入至PMOS晶体管PC的栅极端子，该时钟信号CK是被输入至NMOS晶体管NC的栅极端子。

此外，在第二反相器IN2中，第二PMOS晶体管P2的源极端子与电源Vdd连接，第二PMOS晶体管P2的漏极端子与PMOS晶体管PC的源极端子连接。即，第二PMOS晶体管P2与PMOS晶体管PC串联连接。PMOS晶体管PC的漏极端子与NMOS晶体管NC的漏极端子连接。而且，NMOS晶体管NC的源极端子连接到第二NMOS晶体管N2的漏极端子。即，NMOS晶体管NC与第二NMOS晶体管N2串联连接。而且，第二NMOS晶体管N2的源极端子连接到地线(接地)。即，第二PMOS晶体管P2、PMOS晶体管PC、NMOS晶体管NC、第二NMOS晶体管N2串联连接。第二PMOS晶体管P2的栅极端子与第二NMOS晶体管N2的栅极端子彼此连接，作为第二反相器IN2的输入端子与第一反相器IN1的输出侧连接。此外，PMOS晶体管PC的漏极端子与NMOS晶体管NC的漏极端子彼此连接，作为第二反相器IN2的输出端子与第一反相器IN1的输入侧连接。此外，PMOS晶体管PC的栅极端子被输入有时钟信号CK的反转信号，NMOS晶体管NC的栅极端子被输入有该时钟信号CK。

通过以时钟反相器型构成第一反相器IN1及第二反相器IN2，能够进行反相器功能的开/关(ON/OFF)。因此，在如图6及图7的电路结构中，也能够如图12所示，集合TG2及IN2(NH)来构成时钟反相器型的第二反相器CIN2从而为CIN2(NH)，集合TG4及IN2(PH)来构成时钟反相器型的第二反相器CIN2从而为CIN2(PH)。即，使用CIN2(NH)中的时钟信号CK进行TG2的开闭状态，使用CIN2(PH)中的时钟信号CK进行TG4的开闭状态。

此外，也能够使用时钟反相器型的反相器来构成传输门。在该情况下，如图13所示，采用TG1及TG3作为时钟反相器型的反相器即CIN1(NH)即可。使用CIN1(NH)中的时钟信号CK进行TG1及TG3的开闭状态。

如以上说明，根据本实施方式涉及的锁存电路，在第一反相器IN1中，将栅极端子被输入有时钟信号CK的反转信号的PMOS晶体管PC与第一PMOS晶体管P1串联连接，将栅极端子被输入有时钟信号CK的NMOS晶体管NC与第一NMOS晶体管N1串联连接。因此，能够以时钟反相器型设计第一反相器IN1。此外，在第二反相器IN2中，将栅极端子被输入有时钟信号CK的反转信号的PMOS晶体管PC与第二PMOS晶体管P2串联连接，将栅极端子被输入有时钟信号CK的NMOS晶体管NC与第二NMOS晶体管N2串联连接。因此，能够以时钟反相器型设计第二反相器IN2。即，能够使用时钟反相器来构成锁存电路。

本发明不仅限于上述的实施方式，能够在不脱离发明要旨的范围内进行各种变形。另外，也能够组合各实施方式。