异步复位d触发器
阅读说明：本技术 异步复位d触发器 (Asynchronous reset D flip-flop ) 是由 相琛 杨城 于 2021-07-21 设计创作，主要内容包括：本发明揭示了一种异步复位D触发器,包括第一锁存器及第二锁存器；第一锁存器设有第一输入端、第一时钟信号端、第一输出端,所述第一输入端作为所述异步复位D触发器的输入端；第二锁存器设有第二输入端、第二时钟信号端、第二输出端,所述第一锁存器的第一输出端连接所述第二锁存器的第二输入端,所述第二输入端作为所述异步复位D触发器的输出端。本发明提出的异步复位D触发器,可使以传输门构成的异步复位D触发器消除由传输门引起的失效风险,从而可以较稳定的得到所需要的输出值,实现更好的使用效果；从而能更好地作为时序电路地基本组成单元为电路工作,达到理想的使用效果。(The invention discloses an asynchronous reset D flip-flop which comprises a first latch and a second latch; the first latch is provided with a first input end, a first clock signal end and a first output end, and the first input end is used as the input end of the asynchronous reset D trigger; the second latch is provided with a second input end, a second clock signal end and a second output end, the first output end of the first latch is connected with the second input end of the second latch, and the second input end is used as the output end of the asynchronous reset D trigger. The asynchronous reset D trigger provided by the invention can eliminate the failure risk caused by the transmission gate by the asynchronous reset D trigger consisting of the transmission gate, thereby obtaining the required output value more stably and realizing better use effect; therefore, the circuit can be better used as a basic composition unit of a sequential circuit to work as a circuit, and an ideal use effect is achieved.)
技术领域
本发明属于电子电路技术领域，涉及一种触发器，尤其涉及一种异步复位D触发器。
背景技术
D触发器是时序电路的基本组成单元，具有记忆功能，可以用于数字信号的寄存、移位寄存、分频等功能，即利用存储的数字信息进行后续逻辑控制，因此被广泛应用于大规模和超大规模集成电路中。D触发器的性能对整个系统具有较大影响。
D触发器的复位方式通常可分为两类：同步复位和异步复位。同步复位方式是指复位信号和时钟同步，复位信号只有在时钟上升沿到来时才能起到复位的作用，否则无法完成对系统的复位工作；异步复位方式是指无论时钟边沿是否到来，只要复位信号有效就会对输出值进行复位。二者各有其优缺点，同步复位因为只有时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺，并可以使设计的系统成为完全的同步时序电路；异步复位结构简单，方便使用FPGA全局复位端口；同步复位中，只有当复位信号的有效时长大于时钟周期时，才能被识别并完成复位，并且由于大多数目标器件库中的DFF只有异步复位端口，所以在应用时需要额外的组合逻辑，占用了更多的逻辑资源；异步复位易受到毛刺的影响，在复位信号释放时，若刚好在时钟有效沿附近，则容易发生竞争冒险，出现亚稳态等等，亚稳态是指触发器无法在某个规定的时间段内达到一个可确定的状态。
在实际应用中，能够正确输出逻辑状态是D触发器最基本的要求，也是关乎到使用D触发器的电路系统是否能正确执行对应功能的关键因素。传统的使用两个含传输门结构的D锁存器构成的D触发器能够满足基本的使用要求，但是在D触发器D输入端电平翻转的应用场合中，指定在时钟信号从第一逻辑值切换到第二逻辑值的时刻，会由于第二锁存器中靠近第二锁存器输入端的传输门导通，使得第二锁存器当前与第一锁存器将传递的信号相反的值通过相连传输门对第一锁存器的值产生影响，表现为电平毛刺。因为D触发器最后的输出端Q的值实际上是由第一锁存器在时钟信号从第一逻辑值切换至第二逻辑值时刻的值所决定的，所以如果该电平毛刺的值足够大且持续时间足够长都会使第一锁存器锁存的状态值发生翻转，从而使D触发器输出端Q的输出值发生翻转，这就表示D触发器失效。进一步则可能产生对实际应用产生极其重大的影响。
图1为一种传统的使用传输门的D触发器的电路结构示意图，所述D触发器包括第一锁存器10和第二锁存器11，所述第一锁存器10具体包括：第一传输门T1，第二反相器INV2，第五反相器INV5，第二传输门T2；其中，第一传输门T1的输入端连接D触发器的数据输入端D，第一传输门的输出端连接第二反相器INV2的输入端，第二反相器INV2的输出端连接第二锁存器11输入的同时连接第五反相器INV5的输入端，第五反相器INV5通过第二传输门连接到第二反相器INV2的输入端。所述第二锁存器11具体包括：第三传输门T3，第四反相器INV4，第五反相器INV5，第四传输门T4；其中，第三传输门的T3输入端连接第一锁存器10的输出，第三传输门的输出端连接第四反相器INV4的输入端，第四反相器INV4的输出端与第五反相器INV5的输入端相连，第五反相器通过第四传输门T4连接到第四反相器INV4的输入端，第四反相器INV4的输出即所述D触发器的输出端Q。
具体地，当时钟信号CLK为低电平时，第一锁存器10处于导通状态，此时通过第一传输门T1和第二反相器INV2输出逻辑相反数据QB，第二锁存器11处于锁存状态，输出端Q的值对应于上一个时钟周期采集的输入端D的值。
当时钟信号CLK由低电平变为高电平时，第一锁存器10处于锁存状态，对输出数据QB进行保持，而此时第二锁存器11处于导通状态，数据QB通过第三传输门T3和第四反相器传输到输出端Q，在D触发器的整个工作过程中，只有在时钟信号的上升沿处输出数据Q才会跟随输入数据D的变化而变化。
在具体应用实例中，当在时钟信号的某一上升沿时刻处，传统的该类D触发器的输入端D的值与上一时钟信号的上升沿时刻采集到的D值逻辑值呈相反状态时，以上一时钟信号的上升沿时刻采集到的D触发器的输入端D的逻辑值为1为例，这一时钟信号上升沿时刻D触发器的输入端D的值为0。此时由于第一锁存器10处于锁存状态，将逻辑状态“1”锁存在由第二反相器INV2，第五反相器INV5以及第二传输门T2构成的锁存器环路中，具体在第一锁存器10的输出端表现为逻辑状态“0”。与此同时，第二锁存器11中仍然保持着上升沿时刻前锁存在由第四反相器INV4，第五反相器INV5以及第四传输门T4构成的锁存器环路中的逻辑状态“1”。当第三传输门T3导通的时刻，虽然第一锁存器10可以通过第三传输门T3将在第二反相器INV2处的逻辑状态“0”传输至第二锁存器11，但是在第二锁存器11里第四反相器INV4的输入端处的逻辑状态“1”也会通过传输门作用到第一锁存器10的输出端，进而展现出电平毛刺的现象。
当出现在第一锁存器10中第二反相器INV2处的低电平毛刺足够作为第五反相器INV5的输入值影响使得其输出值翻转的状况时，即第五反相器INV5本应输出逻辑状态“0”，现在受到低电平毛刺的影响而输出逻辑状态“1”，于是第一锁存器内的环路状态在第二反相器INV2的输出端表现为“0”，最后通过第三传输门T3和第四反相器INV4传递到D触发器的输出端的逻辑状态为“1”。使得D触发器不能够正确进行逻辑信号的传递，表明此时D触发器出现了失效问题，这对后续电路可能会产生很重要的影响。
同理，以上一时钟信号的上升沿时刻采集到的D触发器的输入端D的逻辑值为0为例，在上述风险发生的时刻处，会在第一锁存器10的输出端展现出高电平毛刺的现象，该电平毛刺也可能会导致第一锁存器10锁存在环路的状态发生翻转，进而使D触发器的输出端的逻辑状态发生错误，同样会令D触发器出现失效问题。
有鉴于此，如今迫切需要设计一种新的D触发器，以便克服现有D触发器存在的上述至少部分缺陷。
发明内容
本发明提供一种异步复位D触发器，可使以传输门构成的异步复位D触发器消除由传输门引起的失效风险，从而可以较稳定的得到所需要的输出值，实现更好的使用效果；从而能更好地作为时序电路地基本组成单元为电路工作，达到理想的使用效果。
为解决上述技术问题，根据本发明的一个方面，采用如下技术方案：
一种异步复位D触发器，所述异步复位D触发器包括：
第一锁存器，设有第一输入端、第一时钟信号端、第一输出端，所述第一输入端作为所述异步复位D触发器的输入端；所述第一时钟信号端用以接收第一时钟信号，所述第一时钟信号能实现对所述第一锁存器的状态控制；以及
第二锁存器，设有第二输入端、第二时钟信号端、第二输出端，所述第一锁存器的第一输出端连接所述第二锁存器的第二输入端，所述第二输入端作为所述异步复位D触发器的输出端；所述第二时钟信号端用以接收第二时钟信号，所述第二时钟信号能实现对所述第二锁存器的状态控制。
作为本发明的一种实施方式，所述异步复位D触发器进一步包括缓冲电路，所述缓冲电路设置于所述第一锁存器与第二锁存器之间，作为所述第一锁存器与第二锁存器之间的缓冲：
所述缓冲电路包括：
第一反相器，所述第一锁存器的第一输出端连接所述第一反相器的输入端；
第二反相器，所述第一反相器的输出端连接所述第二反相器的输入端；所述第二反相器的输出端连接所述第二锁存器的第二输入端。
作为本发明的一种实施方式，所述异步复位D触发器进一步包括：
第三反相器，其输入端接收时钟信号，所述第三反相器的输出端输出第二时钟信号；
第四反相器，所述第三反相器的输出端连接第四反相器的输入端，所述第四反相器的输出端输出第一时钟信号。
作为本发明的一种实施方式，在时钟信号为第一逻辑值时，第一锁存器处于导通状态，将第一锁存器的第一输入端的值通过第一锁存器输出到第一锁存器的输出端，此时第二锁存器处于锁存状态，第二锁存器的第二输出端输出到异步复位D触发器的输出端的值为上一个状态的值；
在时钟信号为第二逻辑值时，第二锁存器处于导通状态，此时第一锁存器处于锁存状态，第二锁存器将第一锁存器的第一输出端的值作为其第二输入端的值并且输出到第二锁存器的第二输出端，即异步复位D触发器的输出端；上述第一逻辑值与上述第二逻辑值相反。
作为本发明的一种实施方式，所述第一时钟信号及第二时钟信号逻辑相反。
作为本发明的一种实施方式，所述第一锁存器设有第一CLRB接口，所述第二锁存器设有第二CLRB接口；所述第一CLRB接口及第二CLRB接口分别接收CLRB信号。
作为本发明的一种实施方式，所述第一锁存器包括第一传输门、第二传输门、第五反相器及第一与非门；
所述第一传输门的输入与所述数据输入端相连，第一传输门的输出端连接第二传输门的输入与第一与非门的其中一个输入端，第一与非门的另一输入端连接复位信号端，第一与非门的输出端连接第五反相器的输入端，第五反相器的输出端连接第二传输门的输出端；
所述时钟信号为第一逻辑值，第一寄存器导通，将第一锁存器的输出数据输出至所述D触发器的第一输出端；所述时钟信号为第二逻辑值，第一锁存器进入锁存状态，对数据进行锁存。
作为本发明的一种实施方式，所述第一传输门、第二传输门均包括第一P型沟道MOS场效应管和第一N型沟道MOS场效应管；
第一P型沟道MOS场效应管的源极连接第一N型沟道MOS场效应管的漏极作为传输门的输入；第一P型沟道MOS场效应管的漏极连接第一N型沟道MOS场效应管的源极作为传输门的输出。
作为本发明的一种实施方式，所述第二锁存器包括：第三传输门、第六反相器、第四传输门、第二与非门、第七反相器、第八反相器；
所述第三传输门的输出端连接第六反相器的输入端和第四传输门的输入端，第六反相器的输出端连接第二与非门的输入端，第二与非门的另一输入端连接复位信号端，第四传输门的输出端与第二与非门的输出端相连，两者通过第七反相器输出输出数据；
所述时钟信号为第二逻辑值期间，第二锁存器导通，将第一锁存器的输出数据输出至所述D触发器的第一输出端；所述时钟信号为第一逻辑值期间，第二锁存器进入锁存状态，对数据进行锁存。
本发明的有益效果在于：本发明提出的异步复位D触发器，可使以传输门构成的异步复位D触发器消除由传输门引起的失效风险，从而可以较稳定的得到所需要的输出值，实现更好的使用效果；从而能更好地作为时序电路地基本组成单元为电路工作，达到理想的使用效果。
在D输入端输入信号翻转的情况下，当时钟信号由第一逻辑值切换至第二逻辑值的瞬间时刻，虽然由于第二锁存器中靠近第二锁存器输入端的传输门导通，使得第二锁存器当前与第一锁存器将传递的信号相反的值通过传输门对第一锁存器传输的值产生影响，进而形成电平毛刺，但是由于本发明中增加了以两个反相器构筑的缓冲器结构，使得该电平毛刺仅出现在与第二锁存器相关传输门相连的缓冲器的输出端。由于反相器的输出端的值受输入端的值控制，并且反相器的输出端的值不能影响到输入端的值，所以这样就不会使第一锁存器的输出端值受到影响，使整个D触发器消除了前述提到的失效风险。
附图说明
图1为一种使用传输门结构的D触发器的电路结构示意图。
图2为本发明一实施例中异步复位D触发器的结构示意图。
图3为本发明一实施例中异步复位D触发器的电路示意图。
图4为本发明一实施例中异步复位D触发器的工作时序图。
具体实施方式
下面结合附图详细说明本发明的优选实施例。
为了进一步理解本发明，下面结合实施例对本发明优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本发明的特征和优点，而不是对本发明权利要求的限制。
该部分的描述只针对几个典型的实施例，本发明并不仅局限于实施例描述的范围。相同或相近的现有技术手段与实施例中的一些技术特征进行相互替换也在本发明描述和保护的范围内。
说明书中各个实施例中的步骤的表述只是为了方便说明，本申请的实现方式不受步骤实现的顺序限制。
说明书中的“连接”既包含直接连接，也包含间接连接，如通过一些有源器件、无源器件或电传导媒介进行的连接；还可包括本领域技术人员公知的在可实现相同或相似功能目的的基础上通过其他有源器件或无源器件的连接，如通过开关、跟随电路等电路或部件的连接。
需要说明的是，本发明中诸如第一和第二等之类的关系术语仅仅用来将一个实体或操作与另一个实体或操作区分，并不代表实体或操作之间存在任何实际的关系或顺序。本发明所提供的图示仅以示意方式说明本发明的基本构想，图中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明揭示了一种异步复位D触发器，图2为本发明一实施例中异步复位D触发器的结构示意图；请参阅图2，所述异步复位D触发器包括：第一锁存器DFF1及第二锁存器DFF2。
所述第一锁存器DFF1设有第一输入端、第一时钟信号端、第一输出端，所述第一输入端作为所述异步复位D触发器的输入端；所述第一时钟信号端用以接收第一时钟信号，所述第一时钟信号能实现对所述第一锁存器的状态控制。
所述第二锁存器DFF2设有第二输入端、第二时钟信号端、第二输出端，所述第一锁存器的第一输出端连接所述第二锁存器的第二输入端，所述第二输入端作为所述异步复位D触发器的输出端；所述第二时钟信号端用以接收第二时钟信号，所述第二时钟信号能实现对所述第二锁存器的状态控制。
在本发明的一实施例中，所述异步复位D触发器进一步包括缓冲电路，所述缓冲电路设置于所述第一锁存器与第二锁存器之间，作为所述第一锁存器与第二锁存器之间的缓冲。
请继续参阅图2，在一实施例中，所述缓冲电路包括：第一反相器INV1、第二反相器INV2；所述第一锁存器DFF1的第一输出端连接所述第一反相器INV1的输入端；所述第一反相器的输出端连接所述第二反相器INV2的输入端；所述第二反相器INV2的输出端连接所述第二锁存器DFF2的第二输入端。
如图2所示，在本发明的一实施例中，所述异步复位D触发器进一步包括：第三反相器INV3、第四反相器INV4。第三反相器INV3的输入端接收时钟信号，所述第三反相器INV3的输出端输出第二时钟信号。所述第三反相器INV3的输出端连接第四反相器INV4的输入端，所述第四反相器INV4的输出端输出第一时钟信号。
在本发明的一实施例中，在时钟信号为第一逻辑值时，第一锁存器处于导通状态，将第一锁存器的第一输入端的值通过第一锁存器输出到第一锁存器的输出端，此时第二锁存器处于锁存状态，第二锁存器的第二输出端输出到异步复位D触发器的输出端的值为上一个状态的值。在时钟信号为第二逻辑值时，第二锁存器处于导通状态，此时第一锁存器处于锁存状态，第二锁存器将第一锁存器的第一输出端的值作为其第二输入端的值并且输出到第二锁存器的第二输出端，即异步复位D触发器的输出端；上述第一逻辑值与上述第二逻辑值相反。在一实施例中，所述第一时钟信号及第二时钟信号逻辑相反。
在本发明的一实施例中，所述第一锁存器DFF1设有第一CLRB接口，所述第二锁存器DFF2设有第二CLRB接口；所述第一CLRB接口及第二CLRB接口分别接收CLRB信号。
图3为本发明一实施例中异步复位D触发器的电路示意图；请参阅图3，在本发明的一实施例中，所述第一锁存器30具体包括：第一传输门T1、第二传输门T2、第五反相器INV5、第一与非门NAND1。其中，所述第一传输门T1的输入端与所述数据输入端D相连，第一传输门T1的输出端连接第二传输门T2的输入与第一与非门NAND1的第一输入端，第一与非门NAND1的第二输入端连接复位信号CLRB，第一与非门NAND1的输出端连接第五反相器INV5的输入端，并且与第四反相器INV4的输入相连，第五反相器INV5的输出端连接第二传输门T2的输出端。
所述第二锁存器31具体包括：第三传输门T3、第四传输门T4、第六反相器INV6、第七反相器INV7及第二与非门NAND6。其中，所述第三传输门T3的输入端连接第五反相器INV5的输出端，第三传输门T3的输出端连接第六反相器INV6的输入端，第六反相器INV6的输出端连接第二与非门NAND2的第一输入端，第二与非门NAND2的第二输入端连接复位信号CLRB，第二与非门NAND2的输出端连接第七反相器INV7的输入端，第四传输门T4的一端连接第六反相器INV6的输入端，另一端连接第七反相器INV7的输入端，第七反相器INV7的输出端即触发器的输出Q。
请继续参阅图3，在一实施例中，所述第一传输门T1包括第一P型沟道MOS场效应管PM1和第一N型沟道MOS场效应管NM1。其中，第一P型沟道MOS场效应管PM1的源极连接第一N型沟道MOS场效应管NM1的漏极作为传输门的输入；PM1的漏极连接NM1的源极作为传输门的输出；PM1的栅极连接第一时钟信号CLK1；NM1的栅极连接第二时钟信号CLK2。第四传输门T4的结构可以与第一传输门T1相同。
在一实施例中，所述第二传输门T2可以包括第二P型沟道MOS场效应管PM2和第二N型沟道MOS场效应管NM2。其中，第二P型沟道MOS场效应管PM2的源极连接第二N型沟道MOS场效应管NM2的漏极作为传输门的输入；PM2的漏极连接NM2的源极作为传输门的输出；PM2的栅极连接第二时钟信号CLK2；NM2的栅极连接第一时钟信号CLK1。第三传输门T3的结构可以与第二传输门T2相同。
所述第一反相器INV1包括第三P型沟道MOS场效应管PM3和第三N型沟道MOS场效应管NM3。其中，第二P型沟道MOS场效应管PM3的栅极和第二N型沟道MOS场效应管NM3的栅极相连，作为反相器的输入；PM3的漏极和NM3的漏极相连，作为反相器的输出；PM3的源极与电源相连，NM3的源极与地端相连。第二反相器INV2，第五反相器INV5，第四反相器INV4，第五反相器INV5，第六反相器INV6，第七反相器INV7的结构与第一反相器INV1相同。
所述第一与非门NAND1包括第四P型沟道MOS场效应管PM4、第五P型沟道MOS场效应管PM5、第四N型沟道MOS场效应管NM4及第五N型沟道MOS场效应管NM5。其中，第四P型沟道MOS场效应管PM4的栅极和第四N型沟道MOS场效应管NM4的栅极相连，作为与非门的第一输入端，与第一传输门的输出端相连；第五P型沟道MOS场效应管PM5的栅极和第五N型沟道MOS场效应管NM5的栅极相连，作为与非门的第二输入端，与复位信号CLRB相连；PM4的源极和PM5的源极相连，连接到电源；PM4的漏极与PM5的漏极相连；PM4的漏极与NM4的漏极相连，作为与非门的输出，与第五反相器INV5的输入端相连；NM4的源极和NM5的漏极相连；NM5的源极与地端相连。
图4为本发明一实施例中异步复位D触发器的工作时序图；请参阅图4，在本发明的一实施例中，第二时钟信号CLK2为时钟信号CLK经过第一反相器INV1的输出信号，第一时钟信号CLK1为所述第二时钟信号CLK2经过第二反相器INV2的输出信号。
在所述第一锁存器30中，当锁存器的状态为锁存时，逻辑电平保持在以第一与非门NAND1，第五反相器INV5，第二传输门T2构成的锁存器环路中，实现锁存功能。在所述第二锁存器31中，当锁存器的状态为锁存时，逻辑电平保持在以第六反相器INV6，第二与非门NAND2，第四传输门T4构成的锁存器环路中，实现锁存功能。
在本实施例的一种状态中，当D触发器的输入端的逻辑电平与上一时刻相反时，在时钟信号的上升沿到来的时刻，此时由于第三传输门T3的导通，使得第二锁存器31锁存的上一个时钟信号上升沿的输入端逻辑电平对应的逻辑状态对第一锁存器30在该上升沿的相反的输入端逻辑电平产生影响。进而在第三传输门T3的左侧即缓冲器中第五反相器INV5的输出端产生相应的电平毛刺，但是由于第五反相器INV5的输出端的值不能对其输入端的值产生影响，也就影响不到第四反相器INV4的输入端的值，即第一锁存器环路的值不会受到因为第三传输门T3导致的毛刺影响。这样就能够保证第一锁存器30的输出值保持正确且稳定，而直到下一个时钟信号周期的上升沿为止，D触发器的输出值Q是等于该时钟信号上升沿时刻D触发器输入端D的值，也就是锁存在第一锁存器30的逻辑状态对应的逻辑值。
本发明提出的结构在时钟信号的上升沿时刻，使D触发器的第一锁存器环路内的状态避免因第三传输门T3导通产生的影响而保持稳定，进而使D触发器的输出端Q的值保持稳定。消除了传统D触发器存在失效的风险因素。
综上所述，本发明提出的异步复位D触发器，可使以传输门构成的异步复位D触发器消除由传输门引起的失效风险，从而可以较稳定的得到所需要的输出值，实现更好的使用效果；从而能更好地作为时序电路地基本组成单元为电路工作，达到理想的使用效果。
在D输入端输入信号翻转的情况下，当时钟信号由第一逻辑值切换至第二逻辑值的瞬间时刻，虽然由于第二锁存器中靠近第二锁存器输入端的传输门导通，使得第二锁存器当前与第一锁存器将传递的信号相反的值通过传输门对第一锁存器传输的值产生影响，进而形成电平毛刺，但是由于本发明中增加了以两个反相器构筑的缓冲器结构，使得该电平毛刺仅出现在与第二锁存器相关传输门相连的缓冲器的输出端。由于反相器的输出端的值受输入端的值控制，并且反相器的输出端的值不能影响到输入端的值，所以这样就不会使第一锁存器的输出端值受到影响，使整个D触发器消除了前述提到的失效风险。
需要注意的是，本申请可在软件和/或软件与硬件的组合体中被实施；例如，可采用专用集成电路(ASIC)、通用目的计算机或任何其他类似硬件设备来实现。在一些实施例中，本申请的软件程序可以通过处理器执行以实现上文步骤或功能。同样地，本申请的软件程序(包括相关的数据结构)可以被存储到计算机可读记录介质中；例如，RAM存储器，磁或光驱动器或软磁盘及类似设备。另外，本申请的一些步骤或功能可采用硬件来实现；例如，作为与处理器配合从而执行各个步骤或功能的电路。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。实施例中所涉及的效果或优点可因多种因素干扰而可能不能在实施例中体现，对于效果或优点的描述不用于对实施例进行限制。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。
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