阅读说明：本技术 动态l2p高速缓存 (Dynamic L2P cache ) 是由 S·A·琼 于 2018-10-09 设计创作，主要内容包括：在一些实例中揭示响应于所观察的操作状况动态地调整存储器装置中的L2P高速缓存的大小的方法、系统及机器可读媒体。所述L2P高速缓存可从例如读取或写入缓冲器的施体存储器位置借用存储器空间。例如,如果所述系统注意到大量读取请求,那么所述系统可以所述写入缓冲器(其可被减小)为代价来增加所述L2P高速缓存的所述大小。同样地,如果所述系统注意到大量写入请求,那么所述系统可以所述读取缓冲器(其可被减小)为代价来增加所述L2P高速缓存的所述大小。(Methods, systems, and machine-readable media are disclosed in some examples to dynamically adjust the size of a L P cache in a memory device in response to observed operating conditions the L P cache may borrow memory space from donor memory locations such as read or write buffers.)

具体实施方式

在一些实例中揭示响应于所观察的操作状况动态地调整存储器装置中的L2P高速缓存的大小的方法、系统及机器可读媒体。所述L2P高速缓存可重新分配来自施体存储器位置(例如读取缓冲器、写入缓冲器或读取缓冲器及写入缓冲器两者)的存储器空间。例如，如果系统注意到大量读取请求，那么系统可以所述写入缓冲器(其可被减小)为代价来增加所述L2P高速缓存的大小。因此由固件指派给写入缓冲器(或读取缓冲器)的易失性存储器可代替性地重新分配给L2P高速缓存。同样地，如果系统注意到大量写入请求，那么系统可以所述读取缓冲器(其可被减小)为代价来增加所述L2P高速缓存的大小。在一些实例中，所述增加可为暂时性的且L2P高速缓存可响应于改变操作状况而恢复其正常大小。通过增加L2P高速缓存的大小，NAND装置可增加高速缓存命中的概率并提高性能。

电子装置(例如移动电子装置(例如，智能电话、平板计算机等)、用于汽车应用中的电子装置(例如，汽车传感器、控制部件、驾驶辅助系统、乘客安全或舒适系统等)，及因特网连接设备或装置(例如，物联网(IoT)装置等))尤其取决于电子装置的类型、使用环境、性能预期等以及其它方面而具有变化存储需求。

电子装置可分成若干主要组件：处理器(例如，中央处理部件(CPU)或其它主处理器)；存储器(例如，一或多个易失性或非易失性随机存取存储器(RAM)存储器装置，例如动态RAM(DRAM)、移动或低功率双倍数据速率同步DRAM(DDR SDRAM)等)；及存储装置(例如，非易失性存储器(NVM)装置，例如快闪存储器、只读存储器(ROM)、SSD、MMC或其它存储器卡结构或组合件等)。在某些实例中，电子装置可包含用户接口(例如，显示器、触摸屏、键盘、一或多个按钮等)、图形处理部件(GPU)、电力管理电路、基带处理器或一或多个收发器电路等。

图1说明包含经配置以经由通信接口通信的主机装置105及存储器装置110的环境100的实例。主机装置105或存储器装置110可包含于各种产品150(例如物联网(IoT)装置(例如，冰箱或其它设备、传感器、发动机或致动器、移动通信装置、汽车、无人机等))中以支持产品150的处理、通信或控制产品150。

存储器装置110包含存储器控制器115及(例如)包含数个个别存储器裸片(例如，三维(3D)NAND裸片的堆叠)的存储器阵列120。在3D架构半导体存储器技术中，垂直结构经堆叠，从而增加阶层、物理页的数目且相应地增加存储器装置(例如，存储装置)的密度。在实例中，存储器装置110可为离散存储器或主机装置105的存储装置组件。在其它实例中，存储器装置110可为与主机装置105的一或多个其它组件堆叠或以其它方式一起包含的集成电路的一部分(例如，芯片上系统(SOC)等)。

一或多个通信接口可用于在存储器装置110与主机装置105的一或多个其它组件之间传送数据，例如串行高级附接技术(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、通用快闪存储(UFS)接口、eMMCTM接口，或一或多个其它连接器或接口。主机装置105可包含主机系统、电子装置、处理器、存储器卡读取器，或在存储器装置110外部的一或多个其它电子装置。在一些实例中，主机105可为具有参考图8的机器800所论述的组件的某部分或全部的机器。

存储器控制器115可从主机105接收指令，且可与存储器阵列通信(例如)以传送(例如，写入或擦除)数据到存储器阵列的存储器单元、平面、子块、块或页中的一或多者或从存储器阵列的存储器单元、平面、子块、块或页中的一或多者传送(例如，读取)数据。存储器控制器115可尤其包含电路系统或固件(包含一或多个组件或集成电路)。例如，存储器控制器115可包含经配置以控制跨存储器阵列120的存取及提供主机105与存储器装置110之间的转译层的一或多个存储器控制部件、电路或组件。存储器控制器115可包含一或多个输入/输出(I/O)电路、线或接口以传送数据到存储器阵列120或从存储器阵列120传送数据。存储器控制器115可包含存储器管理器125及阵列控制器135。

存储器管理器125可尤其包含电路系统或固件，例如与各种存储器管理功能相关联的数个组件或集成电路。出于本发明描述的目的，实例存储器操作及管理功能将在NAND存储器的上下文中描述。所属领域的技术人员将认识到，其它形式的非易失性存储器可具有类似存储器操作或管理功能。此类NAND管理功能包含损耗平衡(例如，废弃项目收集或回收)、错误检测或校正、块引退(retirement)，或一或多个其它存储器管理功能。存储器管理器125可将主机命令(例如，从主机接收的命令)剖析或格式化成装置命令(例如，与存储器阵列的操作相关联的命令等)，或产生用于阵列控制器135或存储器装置110的一或多个其它组件的装置命令(例如，以完成各种存储器管理功能)。

存储器管理器125可包含经配置以维持与存储器装置110的一或多个组件相关联的各种信息(例如，与耦合到存储器控制器115的存储器阵列或一或多个存储器单元相关联的各种信息)的一组管理表130。例如，管理表130可包含关于耦合到存储器控制器115的存储器单元的一或多个块的块年限、块擦除计数、错误历史或一或多个错误计数(例如，写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数等)的信息。在某些实例中，如果错误计数中的一或多者的经检测错误的数目高于阈值，那么位错误可被称为不可校正位错误。管理表130尤其可维持可校正或不可校正位错误的计数。

阵列控制器135可尤其包含经配置以控制与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元、从所述一或多个存储器单元读取数据或擦除所述一或多个存储器单元相关联的存储器操作的电路系统或组件。所述存储器操作可基于(例如)从主机105接收或在内部由存储器管理器125产生(例如，与损耗平衡、错误检测或校正等相关联)的主机命令。

阵列控制器135可包含错误校正码(ECC)组件140，ECC组件140可尤其包含经配置以检测或校正与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元或从所述一或多个存储器单元读取数据相关联的错误的ECC引擎或其它电路系统。存储器控制器115可经配置以主动地检测与数据的各种操作或存储相关联的错误发生(例如，位错误、操作错误等)及从所述错误发生恢复，同时维持在主机105与存储器装置110之间传送的数据的完整性，或维持经存储数据的完整性(例如，使用冗余RAID存储等)，且可移除(例如，引退)失效存储器资源(例如，存储器单元、存储器阵列、页、块等)以防止未来错误。

存储器阵列120可包含布置成(例如)数个装置、平面、子块、块或页的若干存储器单元。作为一个实例，48GB TLC NAND存储器装置可包含每页18,592个数据字节(B)(16,384+2208个字节)、每块1536页、每平面548个块及每装置4个或4个以上平面。作为另一实例，32GB MLC存储器装置(每单元存储两个数据位(即，4个可编程状态))可包含每页18,592个数据字节(B)(16,384+2208个字节)、每块1024页、每平面548个块及每装置4个平面，但具有对应TLC存储器装置的一半所需写入时间及两倍编程/擦除(P/E)循环。其它实例可包含其它数目或布置。在一些实例中，存储器装置或其一部分可选择性地在SLC模式或在所要MLC模式(例如TLC、QLC等)中操作。

在操作中，数据通常以页写入到NAND存储器装置110或从NAND存储器装置110读取，且以块擦除。然而，一或多个存储器操作(例如，读取、写入、擦除等)可视需要对较大或较小群组的存储器单元执行。NAND存储器装置110的数据传送大小通常被称为页，而主机的数据传送大小通常被称为区段。

尽管数据页可包含用户数据(例如，包含数个数据区段的数据有效负载)及其对应元数据的数个字节，但所述页的大小通常仅指代用于存储所述用户数据的字节的数目。作为实例，具有4KB的页大小的数据页可包含4KB的用户数据(例如，呈现512B的区段大小的8个区段)以及对应于所述用户数据的数个字节(例如，32B、54B、224B等)的元数据，例如完整性数据(例如，错误检测或校正码数据)、地址数据(例如，逻辑地址数据等)或与用户数据相关联的其它元数据。

不同类型的存储器单元或存储器阵列120可提供不同页大小，或可需要与其相关联的不同量的元数据。例如，不同存储器装置类型可具有不同位错误率，此可导致确保所述页数据的完整性所需的不同量的元数据(例如，具有较高位错误率的存储器装置与具有较低位错误率的存储器装置相比可需要更多字节的错误校正码数据)。作为实例，多电平单元(MLC)NAND快闪装置可具有高于对应单电平单元(SLC)NAND快闪装置的位错误率。因而，与对应SLC装置相比，MLC装置可需要更多元数据字节用于错误数据。

图2说明包含组织成块(例如，块A 201A、块B 201B等)及子块(例如，子块A₀ 201A₀、子块A_n 201A_n、子块B₀ 201B₀、子块B_n 201B_n等)的数串存储器单元(例如，第一到第三A₀存储器串205A₀到207A₀、第一到第三A_n存储器串205A_n到207A_n、第一到第三B₀存储器串205B₀到207B₀、第一到第三B_n存储器串205B_n到207B_n等)的3D NAND架构半导体存储器阵列200的实例示意图。存储器阵列200表示通常将在存储器装置的块、装置或其它部件中找到的较大数目个类似结构的一部分。

每一存储器单元串包含沿着Z方向、源极到漏极堆叠于源极线(SRC)235或源极侧选择栅极(SGS)(例如，第一到第三A₀ SGS 231A₀到233A₀、第一到第三A_n SGS 231A_n到233A_n、第一到第三B₀ SGS 231B₀到233B₀、第一到第三B_n SGS 231B_n到233B_n,等)与漏极侧选择栅极(SGD)(例如，第一到第三A₀ SGD 226A₀到228A₀、第一到第三A_n SGD 226A_n到228A_n、第一到第三B₀ SGD 226B₀到228B₀、第一到第三B_n SGD 226B_n到228B_n等)之间的电荷存储晶体管(例如，浮动栅极晶体管、电荷俘获结构等)的数个阶层。3D存储器阵列中的每一串存储器单元可沿着X方向布置为数据线(例如，位线(BL)BL0到BL2 220到222)，且沿着Y方向布置为物理页。

在物理页内，每一阶层表示存储器单元行，且每一存储器单元串表示列。子块可表示一或多个物理页。块可包含数个子块(或物理页)(例如，128个、256个、384个等)。尽管本文中说明为具有两个块，每一块具有两个子块，每一子块具有单个物理页，每一物理页具有三串存储器单元，且每一串具有存储器单元的8个阶层，但在其它实例中，存储器阵列200可包含更多或更少块、子块、物理页、存储器单元串、存储器单元或阶层。例如，每一串存储器单元可视需要包含更多或更少阶层(例如，16个、32个、64个、128个等)，以及在电荷存储晶体管(例如，选择栅极、数据线等)上方或下方的一或多个额外半导体材料阶层。作为实例，48GB TLC NAND存储器装置可包含每页18,592个数据字节(B)(16,384+2208个字节)、每块1536页、每平面548个块及每装置4个或4个以上平面。

存储器阵列200中的每一存储器单元包含耦合到(例如，电连接到或以其它方式可操作地连接到)存取线(例如，字线(WL)WL0₀到WL7₀ 210A到217A、WL0₁到WL7₁ 210B到217B等)的控制栅极(CG)，所述存取线视需要共同耦合跨特定阶层或阶层的一部分的控制栅极(CG)。3D存储器阵列中的特定阶层及相应地串中的特定存储器单元可使用相应存取线存取或控制。选择栅极群组可使用各种选择线存取。例如，第一到第三A₀ SGD 226A₀到228A₀可使用A₀ SGD线SGDA₀ 225A₀存取，第一到第三A_n SGD 226A_n到228A_n可使用A_n SGD线SGDA_n 225A_n存取，第一到第三B₀ SGD 226B₀到228B₀可使用B₀ SGD线SGDB₀ 225B₀存取，且第一到第三B_nSGD 226B_n到228B_n可使用B_n SGD线SGDB_n 225B_n存取。第一到第三A₀ SGS 231A₀到233A₀及第一到第三A_n SGS 231A_n到233A_n可使用栅极选择线SGS₀ 230A存取，且第一到第三B₀ SGS231B₀到233B₀及第一到第三B_n SGS 231B_n到233B_n可使用栅极选择线SGS₁ 230B存取。

在实例中，存储器阵列200可包含经配置以耦合所述阵列的相应阶层的每一存储器单元的控制栅极(CG)或选择栅极(或CG或选择栅极的一部分)的数个半导体材料(例如，多晶硅等)层级。阵列中的特定存储器单元串可使用位线(BL)及选择栅极等的组合存取、选择或控制，且在所述特定串中的一或多个阶层处的特定存储器单元可使用一或多个存取线(例如，字线)存取、选择或控制。

图3说明包含布置成串(例如，第一到第三串305到307)及阶层(例如，说明为相应字线(WL)WL0到WL7 310到317、漏极侧选择栅极(SGD)线325、源极侧选择栅极(SGS)线330等)的二维阵列的多个存储器单元302及感测放大器或装置360的NAND架构半导体存储器阵列300的一部分的实例示意图。例如，存储器阵列300可说明例如图2中所说明的3D NAND架构半导体存储器装置的存储器单元的一个物理页的一部分的实例示意图。

每一存储器单元串使用相应源极侧选择栅极(SGS)(例如，第一到第三SGS 331到333)耦合到源极线(SRC)，且使用相应漏极侧选择栅极(SGD)(例如，第一到第三SGD 326到328)耦合到相应数据线(例如，第一到第三位线(BL)BL0到BL2 320到322)。尽管在图3的实例中经说明具有8个阶层(例如，使用字线(WL)WL0到WL7 310到317)及三个数据线(BL0到BL2 326到328)，但其它实例可视需要包含具有较多或较少阶层或数据线的存储器单元串。

在NAND架构半导体存储器阵列(例如实例存储器阵列300)中，所选择的存储器单元302的状态可通过感测与含有所述所选择的存储器单元的特定数据线相关联的电流或电压变化而存取。存储器阵列300可(例如，通过控制电路、一或多个处理器、数字逻辑等)使用一或多个驱动程序存取。在实例中，一或多个驱动程序可通过取决于需要对特定存储器单元或存储器单元集合执行的操作的类型驱动特定电势到一或多个数据线(例如，位线BL0到BL2)、存取线(例如，字线WL0到WL7)或选择栅极而激活所述特定存储器单元或存储器单元集合。

为将数据编程或写入到存储器单元，可将编程电压(Vpgm)(例如，一或多个编程脉冲等)施加于所选择的字线(例如，WL4)且因此施加于耦合到所述所选择的字线的每一存储器单元的控制栅极(例如，耦合到WL4的存储器单元的第一到第三控制栅极(CG)341到343)。编程脉冲可(例如)以15V或接近15V开始，且在某些实例中可在每一编程脉冲施加期间增加量值。在程序电压施加于所选择的字线时，电势(例如接地电势(例如，Vss))可施加于经标定用于编程的存储器单元的数据线(例如，位线)及衬底(及因此源极与漏极之间的沟道)，从而导致从所述沟道到标定存储器单元的浮动栅极的电荷转移(例如，直接注入或福勒-诺德汉(FN)穿隧等)。

相比来说，通过电压(Vpass)可施加于具有未经标定用于编程的存储器单元的一或多个字线，或禁止电压(例如，Vcc)可施加于具有未经标定用于编程的存储器单元的数据线(例如，位线)(例如)以禁止电荷从沟道转移到此类非标定存储器单元的浮动栅极。所述通过电压可(例如)取决于经施加通过电压对经标定用于编程的字线的近接性而改变。所述禁止电压可包含相对于接地电势(例如，Vss)的供应电压(Vcc)，例如来自外部源或供应器(例如，电池、AC到DC转换器等)的电压。

作为实例，如果将编程电压(例如，15V或更大)施加于特定字线(例如WL4)，那么可将10V的通过电压施加于一或多个其它字线(例如WL3、WL5等)以禁止编程非标定存储器单元，或留存存储于未经标定用于编程的此类存储器单元上的值。在经施加编程电压与非标定存储器单元之间的距离增加时，抑制编程非标定存储器单元所需的通过电压可减小。例如，在将15V的编程电压施加于WL4的情况下，可将10V的通过电压施加于WL3及WL5，可将8V的通过电压施加于WL2及WL6，可将7V的通过电压施加于WL1及WL7等。在其它实例中，通过电压或字线的数目等可更高或更低，或更多或更少。

耦合到数据线(例如，第一、第二或第三位线(BL0到BL2)320到322)中的一或多者的感测放大器360可通过感测特定数据线上的电压或电流而检测相应数据线中的每一存储器单元的状态。

在施加一或多个编程脉冲(例如，Vpgm)之间，可执行验证操作以确定所选择的存储器单元是否已达到其预期编程状态。如果所述所选择的存储器单元已达到其预期编程状态，那么其可被禁止进一步编程。如果所述所选择的存储器单元尚未达到其预期编程状态，那么可施加额外编程脉冲。如果所选择的存储器单元在特定数目个(例如，最大数目)编程脉冲之后未达到其预期编程状态，那么所选择的存储器单元或与此所选择的存储器单元相关联的串、块或页可经标记为有缺陷。

为擦除存储器单元或一群组的存储器单元(例如，通常以块或子块执行擦除)，可将擦除电压(Vers)(例如，通常为Vpgm)施加于经标定用于擦除的存储器单元的衬底(及因此源极与漏极之间的沟道)(例如，使用一或多个位线、选择栅极等)，而使标定存储器单元的字线保持于电势(例如接地电势(例如，Vss))，从而导致从标定存储器单元的浮动栅极到沟道的电荷转移(例如，直接注入或福勒-诺德汉(FN)穿隧等)。

图4说明包含具有多个存储器单元404的存储器阵列402及用以提供与存储器阵列402的通信或对存储器阵列402执行一或多个存储器操作的一或多个电路或组件的存储器装置400的实例框图。存储器装置400可包含行解码器412、列解码器414、感测放大器420、页缓冲器422、选择器424、输入/输出(I/O)电路426及存储器控制部件430。

存储器阵列402的存储器单元404可布置成块(例如第一块402A及第二块402B)。每一块可包含子块。例如，第一块402A可包含第一子块402A₀及第二子块402A_n，且第二块402B可包含第一子块402B₀及第二子块402B_n。每一子块可包含数个物理页，每一页包含数个存储器单元404。尽管本文中说明为具有两个块，每一块具有两个子块，且每一子块具有数个存储器单元404，但在其它实例中，存储器阵列402可包含更多或更少块、子块、存储器单元等。在其它实例中，存储器单元404可布置成数个行、列、页、子块、块等，且使用(例如)存取线406、第一数据线410或一或多个选择栅极、源极线等存取。

存储器控制部件430可根据在控制线432上接收的一或多个信号或指令(例如，包含指示所要操作(例如，写入、读取、擦除等)的一或多个时钟信号或控制信号)或在一或多个地址线416上接收的地址信号(A0到AX)来控制存储器装置400的存储器操作。在存储器装置400外部的一或多个装置可控制控制线432上的控制信号的值或地址线416上的地址信号。在存储器装置400外部的装置的实例可包含(但不限于)图4中未说明的主机、存储器控制器、处理器或一或多个电路或组件。

存储器装置400可使用存取线406及第一数据线410以将数据传送(例如，写入或擦除)到存储器单元404中的一或多者或从存储器单元404中的一或多者传送(例如，读取)数据。行解码器412及列解码器414可从地址线416接收及解码地址信号(A0到AX)，可确定应存取的存储器单元404，且可提供信号到例如上文所描述的存取线406(例如，多个字线(WL0到WLm)中的一或多者)或第一数据线410(例如，多个位线(BL0到BLn)中的一或多者)中的一或多者。

存储器装置400可包含经配置以使用第一数据线410确定存储器单元404上的数据的值(例如，读取)或确定写入到存储器单元404的数据的值的感测电路系统(例如感测放大器420)。例如，在存储器单元404的所选择的串中，感测放大器420中的一或多者可响应于在存储器阵列402中流动通过所述所选择的串到数据线410的读取电流而读取所选择的存储器单元404中的逻辑电平。

在存储器装置400外部的一或多个装置可使用I/O线(DQ0到DQN)408、地址线416(A0到AX)或控制线432与存储器装置400通信。输入/输出(I/O)电路426可使用I/O线408根据(例如)控制线432及地址线416将数据值传送于存储器装置400中或从存储器装置400传送出数据值(例如传送于页缓冲器422或存储器阵列402中或从页缓冲器422或存储器阵列402传送出)。页缓冲器422可在将从存储器装置400外部的一或多个装置接收的数据编程到存储器阵列402的相关部分中之前存储所述数据，或可在将从存储器阵列402读取的数据传输到存储器装置400外部的一或多个装置之前存储所述数据。

列解码器414可接收地址信号(A0到AX)并将其解码成一或多个列选择信号(CSEL1到CSELn)。选择器424(例如，选择电路)可接收所述列选择信号(CSEL1到CSELn)且选择页缓冲器422中的表示将从存储器单元404读取或编程到存储器单元404中的数据的值的数据。所选择的数据可使用第二数据线418在页缓冲器422与I/O电路426之间传送。

存储器控制部件430可从外部源或供应器(例如，内部或外部电池、AC到DC转换器等)接收正及负供应信号，例如供应电压(Vcc)434及负供应源(Vss)436(例如，接地电势)。在某些实例中，存储器控制部件430可包含在内部提供正或负供应信号的调节器428。

希望对存储器装置读取、写入或擦除数据的主机软件发出指定寻址用于所述读取、写入或擦除的一或多个存储器位置(例如，存储器页)的一或多个逻辑块地址(LBA)的命令。与磁性存储器相比，在NAND装置中，这些并不对应于存储器装置中的实际物理位置。代替性地，通过NAND使用逻辑到物理(L2P)表将这些LBA映射到NAND存储器单元的一或多个物理页。此映射的原因在于，NAND无法修改NAND中的值，即，其必须擦除所述值且接着写入新值。使此复杂化的是，NAND每次可仅擦除存储器块(其具有许多页)。如果删除或修改请求是针对少于一存储器块，那么为满足此请求及保存不应被擦除的数据，NAND必须将所有有效页移动到另一块且接着擦除旧块(此过程被称为废弃项目收集)。此解决方案是缓慢的，且还缩短NAND寿命，因为NAND存储器单元在其不再能够保持电荷之前仅具有有限数目个编程及擦除循环。

因此，在接收删除请求或接收修改存储器中的值的请求时，NAND仅将旧位置标记为无效且在修改的情况中，将新值写入到存储器装置上的新物理位置(一或多页)。对于修改请求，NAND接着更新其LBA到所述新物理位置的映射使得涉及所述LBA的后续请求指向正确物理位置。

最后，NAND腾出先前标记的无效页以维持所告示的存储电平。如先前所提及，NAND每次仅擦除数据块。因此，NAND装置首先进行废弃项目收集，所述废弃项目收集将待擦除的块的有效页中的数据复制到其它块的新页中。一旦数据经复制，便可将待擦除的块的页标记为无效且可擦除所述块。

用于将逻辑地址映射到物理地址的L2P表占用海量存储器资源。例如，具有2个千兆位组(GB)的存储器的NAND可具有2兆字节(MB)L2P表且128GB NAND可用128MB L2P表映射。NAND存储器装置可具有控制器(例如，CPU)，所述控制器具有可分成多个存储器库的内部存储器(例如，1MB到2MB)。一个存储器库紧密耦合到处理器且在单个时钟循环中存取。此紧密耦合的RAM可为大约256K字节且存储固件及由所述固件使用的数据。其它存储器库(称为多存储器库SRAM配置MRAM)存取较慢。MRAM通常为1兆字节到2兆字节且比紧密耦合的存储器慢。

如可了解，L2P表不会完全适合紧密耦合的存储器或MRAM。虽然NAND存储器装置可增加紧密耦合的存储器或MRAM的量，但此增加复杂性、大小及成本。另一方法是具有MRAM(或在一些实例中，紧密耦合的存储器)的区域，其为L2P表的高速缓存。所述高速缓存可指示最常用或最近存取的逻辑块的物理地址。使用高速缓存服务来从主机的针对高速缓存中的逻辑地址的请求。如果L2P高速缓存不含有针对给定逻辑地址的物理地址，那么NAND装置必须从NAND加载L2P表的所述部分。此被称为高速缓存未中且增加NAND服务请求所花费的时间量。关于高速缓存的问题在于，其大小相对较小，在约32K字节到128K字节的范围内。高速缓存未中将主机操作转变成两个NAND操作：用以检索服务主机请求所需的L2P信息的NAND操作及用以实际上服务所述请求的第二NAND操作。因此，增加高速缓存命中的数目的技术对性能具有可测量效应。

在一些实例中揭示响应于所观察的NAND操作状况动态地调整存储器装置中的L2P高速缓存的大小的方法、系统及机器可读媒体。L2P高速缓存可从施体存储器位置(例如读取缓冲器或写入缓冲器)借用存储器空间。例如，如果系统注意到大量读取请求，那么系统可以写入缓冲器(其可被减小)为代价来增加L2P高速缓存的大小。同样地，如果系统注意到大量写入请求，那么系统可以读取缓冲器(其可被减小)为代价来增加L2P高速缓存的大小。在一些实例中，所述增加可为暂时性的且L2P高速缓存可响应于改变操作状况而恢复其正常大小。例如，响应于缺乏促进所述增加的状况。通过增加L2P高速缓存的大小，NAND装置可增加高速缓存命中的概率且减小单个NAND操作将需要第二NAND操作以从NAND加载L2P表信息的概率。

在一些实例中，L2P高速缓存配置文件可基于一或多个NAND操作状况指定高速缓存行为。例如，所述L2P高速缓存配置文件可包括一或多个规则，所述一或多个规则描述在什么操作状况下高速缓存从默认大小增加，减小回到默认大小，改变的量，大小改变发生的速度，及从用于L2P高速缓存的哪个其它存储器位置(例如，读取、写入或其它缓冲器)改变。例如，L2P高速缓存配置文件中的一或多个规则可指定高速缓存大小何时从默认大小增加且何时使高速缓存大小返回到默认大小。

L2P高速缓存配置文件可为静态的，即，其可在制造时加载于NAND上且(作为NAND或易失性操作存储器上的数据结构)持续不变。在其它实例中，默认L2P高速缓存配置文件可在制造时加载于NAND上，但随后可经修改(例如，由NAND的固件、主机装置的操作系统(例如，凭借通过例如UFS的主机接口发送变化)等)。在一些实例中，L2P高速缓存配置文件的规则可经实例化为固件指令的部分。

可触发L2P高速缓存大小改变的实例操作状况可包含以下中的一或多者：主机命令队列深度大小、队列中的命令的类型(例如，读取、写入、擦除及其它命令)、队列中的不同类型的命令之间的比率(例如，读取/写入比率、写入/读取比率)、L2P高速缓存命中百分比、L2P高速缓存未中百分比等。规则可具有以下形式：如果[操作状况][大于、等于、小于][经确定值]，那么[增加/减小]L2P高速缓存达来自[写入或读取]缓冲器的[量]。

在一些实例中，高速缓存增加立即实施，即，施体存储器中的数据可立即分配给L2P高速缓存。在其它实例中，系统可等待直到施体存储器(例如，写入及/或读取缓冲器)为空直到实施L2P高速缓存增加。在又其它实例中，NAND可加速努力释放施体存储器。在又其它实例中，L2P高速缓存可随时间逐步增加。例如，在时间t，L2P高速缓存可增加X KB且在时间t+1，其可增加另一X KB(在时间t-1内总共增加2X KB)。

作为实例，配置文件中的L2P高速缓存规则可为：在队列深度超过5个命令(其中大部分(例如，超过50％的读取/写入比率)命令是读取命令)时，通过从写入缓冲器借用空间而针对5个命令内的每读取命令使L2P高速缓存增加10％，最多25％。另一高速缓存增加规则可为：在队列深度超过5个命令(其中大部分命令是读取命令)时，通过以基于所述队列中的读取命令对写入命令的比例的比例从读取缓冲器及写入缓冲器两者借用空间而针对5个命令内的每命令使L2P高速缓存增加10％，最多25％。又另一实例规则可为：如果L2P高速缓存命中％小于经预先确定值，那么通过从读取缓冲器或写入缓冲器占用而使L2P高速缓存增加。

可定义多个规则且规则可堆叠，即，如果操作状况满足一或多个增加规则，那么高速缓存可针对所述规则中的两者增加。如果操作状况如此使得可触发多个规则，那么情况可为如此。例如，给定具有以下规则的L2P高速缓存配置文件：

·队列深度超过5个命令，其中大部分(例如，超过50％的读取/写入比率)命令是读取命令，通过从写入缓冲器借用空间而针对5个命令内的每读取命令使L2P高速缓存增加10％，最多25％；

·如果L2P高速缓存命中％小于经预先确定值，那么通过从读取缓冲器占用而使L2P高速缓存增加；

如果NAND的队列深度超过5个命令且在队列缓冲器中的命令中超过50％是读取命令，那么可以写入缓冲器为代价使L2P高速缓存增加。同时，如果L2P高速缓存命中％小于经预先确定值，那么可使L2P高速缓存进一步增加。类似地，规则可部分或完全相互抵消，例如，如果操作状况是使得一个规则指示增加L2P高速缓存且另一规则减小L2P高速缓存。在此情况中，L2P高速缓存可增加或减小大小(其为所述规则的总和)。规则可甚至使L2P高速缓存减小到低于默认大小(至少暂时地)。

施体存储器位置可包含用于缓冲主机读取命令的读取缓冲器、缓冲来自主机的写入数据的写入缓冲器等。施体存储器位置可为尚未经分配以用作L2P高速缓存的非易失性存储器的任何存储器位置。

可定义限制高速缓存大小规则，其可从每一施体存储器位置占用的量(例如)以防止L2P高速缓存从读取缓冲器或写入缓冲器占用太多存储器，借此使性能降级。在一些实例中，规则可指定：如果施体存储器缓冲器利用率％高于经预先确定阈值百分比，那么将返还借给L2P高速缓存的任何存储器的部分或全部。在某些实例中，此防止L2P高速缓存从读取/写入缓冲器转移存储器并使性能降级。

如所提及，L2P高速缓存规则也可指定在什么状况下L2P高速缓存可回复到默认大小。实例规则可指定一旦队列深度返回到低于经预先确定阈值的电平，L2P高速缓存便可回复到默认值。在其它实例中，实例规则可指定减小可随时间而发生。即，初始L2P高速缓存增加可随时间衰减直到L2P高速缓存返回到其默认大小。

在一些实例中可仅通过移动标记L2P高速缓存及施体存储器位置(例如，读取缓冲器或写入缓冲器)的边界的指标而完成L2P高速缓存增加或减小(例如，重新分配)。因为写入命令改变逻辑到物理映射，所以这些变化可存储于与L2P高速缓存相异的存储器位置中的更新列表中。即，主机写入可首先针对L2P映射检查L2P表，接着检查所述更新清单以察看是否已更新L2P映射。因此，L2P高速缓存的条目可能始终是“干净的”，即，未经修改。因此，当L2P高速缓存条目由于L2P高速缓存大小的“骤回(snapback)”而被收回时，所述条目不会丢失，而是在NAND上或在更新清单中。

图5说明根据本发明的一些实例的L2P高速缓存大小调整。操作存储器530可为可存储用于控制器的数据结构、代码、变量等的非易失性存储器(例如，SRAM、DDR RAM等)。操作存储器530可经紧密耦合、为MRAM等。操作存储器530可存储一或多个数据结构，例如，读取缓冲器532、L2P高速缓存534、写入缓冲器536及其它结构、代码、命令队列等(为清楚起见未展示的其它项)。读取缓冲器532可用于存储从存储器读取的一或多页直到主机准备好消耗所述页。写入缓冲器536可由主机用于将数据写入到NAND。NAND可在数据写入到NAND之前缓冲数据。L2P高速缓存534在时间510为第一大小。可检测操作状况且操作存储器530可经重新配置517使得L2P高速缓存534可以读取缓冲器532为代价增加大小，如515处所展示。在其它实例中，写入缓冲器536可经减小以适应L2P高速缓存534的较大大小。在又其它实例中，读取缓冲器532及写入缓冲器536两者可经减小以适应L2P高速缓存534。

现转到图6，展示根据本发明的一些实例的基于操作状况调整L2P高速缓存大小的方法600的流程图。在操作605，控制器可确定NAND的一或多个操作状况。例如，控制器可确定以下每一者的一或多者或组合：命令队列深度、队列中的命令的命令类型(例如，写入对读取对擦除)、高速缓存统计(例如，高速缓存命中或未中比率)等。在操作610，控制器可基于操作特性确定是否应调整L2P高速缓存。例如，基于高速缓存配置文件的一或多个规则，可用于确定是否应基于所述一或多个操作状况增加或减小L2P高速缓存。如果不调整高速缓存，那么系统可返回到操作605。例如，确定操作状况且稍后检查规则，确定另一操作状况且确定所述操作状况是否指示L2P高速缓存大小的改变，等。如果将调整L2P高速缓存，那么可在操作620(例如)通过减小操作存储器的施体存储器区域的大小而重新调整L2P高速缓存。在其它实例中，L2P高速缓存的大小可通过返还所述施体存储器而减小。将增加或减小的所述存储器区域可通过高速缓存配置文件的高速缓存规则所指定。

图7展示根据本发明的一些实例的存储器控制器115的示意图。除了图1中所展示的组件之外，在一些实例中，存储器控制器115也可具有额外组件。例如，控制器135可包含L2P高速缓存管理器750，其可管理L2P高速缓存的大小，管理L2P表的在L2P高速缓存中的条目，等。例如，L2P高速缓存管理器750可执行图6中所展示的方法，以基于一或多个NAND操作状况增加或减小L2P高速缓存的大小。L2P高速缓存、读取缓冲器及写入缓冲器可存储于操作存储器745中。例如，操作存储器745可为操作存储器530的实施例。操作存储器745可为存储代码、缓冲器、L2P高速缓存、机器可读固件指令等的易失性存储器。操作存储器745可经紧密耦合或为MRAM。

图8说明其上可执行本文中所论述的技术(例如，方法论)中的任一者或多者的实例机器800的框图。在替代性实施例中，机器800可作为独立装置操作或可连接(例如，联网)到其它机器。在联网部署中，机器800可作为服务器-客户端网络环境中的服务器机器、客户端机器或两者而操作。在实例中，机器800可充当对等(P2P)(或其它分布式)网络环境中的对等机器。机器800可为个人计算机(PC)、平板计算机PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络设备、IoT装置、汽车系统，或能够(循序或以其它方式)执行指定由所述机器所采取的动作的指令的任何机器。此外，虽然仅说明单个机器，但术语“机器”还应被视为包含个别或联合执行一(或多个)指令集以执行本文中所论述的方法论中的任一者或多者(例如云计算、软件即服务(SaaS)、其它计算机集群配置)的机器的任何集合。

如本文中所描述，实例可包含逻辑、组件、装置、封装或机构，或可通过逻辑、组件、装置、封装或机构操作。电路系统是在包含硬件(例如，简单电路、门、逻辑等)的有形实体中实施的电路集合(例如，一组电路)。电路系统成员资格可随着时间及基础硬件可变性而灵活。电路系统包含在操作时可单独或组合地执行特定任务的成员。在实例中，电路系统的硬件可经恒定地设计以实行特定操作(例如，硬接线)。在实例中，电路系统的硬件可包含可变连接的物理组件(例如，执行部件、晶体管、简单电路等)，包含物理上经修改(例如，不变质量的粒子磁性、电、可移动放置等)以编码所述特定操作的指令的计算机可读媒体。在连接物理组件中，硬件构成的基础电性质(例如)从绝缘体改变到导体或反之亦然。指令使参与硬件(例如，执行部件或负载机构)能够经由可变连接产生硬件中的电路系统的成员以在操作中实行特定任务的部分。因此，当装置操作时，计算机可读媒体通信地耦合到电路系统的其它组件。在实例中，物理组件中的任一者可用于一个以上电路系统的一个以上成员中。例如，在操作下，执行部件可在一时间点用于第一电路系统的第一电路中且在不同时间由第一电路系统中的第二电路或由第二电路系统中的第三电路重新使用。

机器(例如，计算机系统)800(例如，主机装置105、存储器装置110等)可包含硬件处理器802(例如，中央处理部件(CPU)、图形处理部件(GPU)、硬件处理器核心或其任何组合，例如存储器控制器115等)、主存储器804及静态存储器806，其中的一些或全部可经由互连(例如，总线)808彼此通信。机器800可进一步包含显示器部件810、字母数字输入装置812(例如，键盘)及用户接口(UI)导航装置814(例如，鼠标)。在实例中，显示器部件810、输入装置812及UI导航装置814可为触摸屏显示器。机器800可另外包含存储装置(例如，驱动部件)816、信号产生装置818(例如，扬声器)、网络接口装置820及一或多个传感器816(例如全球定位系统(GPS)传感器、指南针、加速度计或其它传感器)。机器800可包含输出控制器828，例如用以通信或控制一或多个外围装置(例如，打印机、读卡器等)的串行(例如，通用串行总线(USB))、并行、或其它有线或无线(例如，红外(IR)、近场通信(NFC)等)连接。

存储装置816可包含其上存储体现本文中所描述的技术或功能中的任一者或多者或由本文中所描述的技术或功能的任一者或多者利用的一或多组数据结构或指令824(例如，软件)机器可读媒体822。指令824也可完全或至少部分驻留于主存储器804内、静态存储器806内或在所述指令由机器800执行期间驻留于硬件处理器802内。在实例中，硬件处理器802、主存储器804、静态存储器806或存储装置816中的一者或任何组合可构成机器可读媒体822。

虽然机器可读媒体822是说明为单个媒体，但术语“机器可读媒体”可包含经配置以存储一或多个指令824的单个媒体或多个媒体(例如，集中式或分布式数据库或相关联高速缓存及服务器)。

术语“机器可读媒体”可包含能够存储、编码或载送由机器800执行的指令且引起机器800执行本发明的技术中的任一者或多者，或能够存储、编码或载送通过此类指令使用或与此类指令相关联的数据结构的任何媒体。非限制性机器可读媒体实例可包含固态存储器以及光学及磁性媒体。在实例中，集结型(massed)机器可读媒体包括具有含不变(例如，静止)质量的多个粒子机器可读媒体。因此，集结型机器可读媒体并非是暂时性传播信号。集结型机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如，电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))及快闪存储器装置；磁盘，例如内部硬盘及可抽换式磁盘；磁光盘；及CD-ROM及DVD-ROM磁盘。

指令824(例如，软件、程序、操作系统(OS)等)或其它数据经存储于存储装置821上，可由存储器804存取以供处理器802使用。存储器804(例如，DRAM)通常是快速但易失性的，且因此不同于存储装置821(例如，SSD)的存储类型，存储装置821适于长期存储(包含在“关闭”状态时)。由用户或机器800使用的指令824或数据通常加载于存储器804中以供处理器802使用。当存储器804已满时，可分配来自存储装置821的虚空间以补充存储器804；然而，因为存储821装置通比存储器804慢，且写入速度通常是读取速度的至少1/2，所以使用虚拟存储器可大大地减少归因于存储装置延时的用户体验(相比于存储器804，例如，DRAM)。此外，将存储装置821用于虚拟存储器可大大地减少存储装置821的可用使用期限。

相比于虚拟存储器，虚拟存储器压缩(例如，内核特征“ZRAM”)使用存储器的部分作为经压缩块存储器以避免传呼到存储装置821。传呼在经压缩块中发生直到必须将此数据写入到存储装置821。虚拟存储器压缩增加存储器804的可用大小，同时减少存储装置821上的损耗。

经优化用于移动电子装置或移动存储器的存储装置通常包含MMC固态存储装置(例如，微型安全数字(microSD^TM)卡等)。MMC装置包含具有主机装置的数个并行接口(例如，8位并行接口)，且通常为可从所述主机装置卸除及分离的组件。相比来说，eMMC^TM装置经附接到电路板且被视为主机装置的组件，所述组件具有匹敌基于串行ATA^TM(串行AT(高级技术)附接，或SATA)的SSD装置的读取速度。然而，对于移动装置性能的需求持续增加，例如完全启用虚拟或扩增实境装置，利用增加的网络速度等。响应于此需求，存储装置已从并列通信接口转换到串行通信接口。通用快闪存储(UFS)装置(包含控制器及固件)使用具有专用读取/写入路径的低电压差分信令(LVDS)串行接口与主机装置通信，从而进一步提高更大读取/写入速度。

指令824可进一步通过通信网络826使用传输媒体经由利用数个传送协议中的任一者(例如，帧中继、因特网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等)的网络接口装置820加以传输或接收。实例通信网络可包含局域网(LAN)、广域网(WAN)、分组数据网(例如，因特网)、移动电话网络(例如，蜂窝网络)、简易老式电话(POTS)网络及无线数据网络(例如，电气及电子工程师协会(IEEE)802.11系列标准(称为)、IEEE 802.16系列标准(称为)、IEEE 802.15.4系列标准、对等(P2P)网络，等等)。在实例中，网络接口装置820可包含一或多个物理插孔(例如，以太网络、同轴或电话插孔)或一或多个天线以连接到通信网络826。在实例中，网络接口装置820可包含多个天线以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一者进行无线通信。术语“传输媒体”应被视为包含能够存储、编码或载送由机器800执行的指令的任何无形媒体，且包含促进此软件的通信的数字或模拟通信信号或其它无形媒体。

上文实施方式包含对形成实施方式的一部分的附图的参考。图式通过说明的方式展示可实践本发明的特定实施例。这些实施例在本文中也称为“实例”。此类实例可包含除所展示或所描述元件之外的元件。然而，本发明人还预期其中仅提供那些所展示或所描述元件的实例。此外，本发明人还预期使用关于特定实例(或其一或多个方面)或关于本文中所展示或所描述的其它实例(或其一或多个方面)所展示或所描述的那些元件的任何组合或排列的实例(或其一或多个方面)。

在本档案中，在专利档案中常使用术语“一(a或an)”来包含一个或一个以上，其独立于“至少一个”或“一或多个”的任何其它例子或使用。在本档案中，使用术语“或”指代非排他性“或”，使得“A或B”包含“A但非B”、“B但非A”及“A及B”，除非另有指示。在所附权利要求书中，术语“包含”及“其中(in which)”用作相应术语“包括”及“其中(wherein)”的普通英语等效形式。此外，在所附权利要求书中，术语“包含”及“包括”是开放式的，即，在权利要求中除列于此术语之后的那些元件之外还包含若干元件的系统、装置、对象、或过程仍被视为在那个权利要求的范围内。此外，在以下权利要求书中，术语“第一”、“第二”及“第三”等仅用作标签，并不希望对其对象强加数字要求。

在各个实例中，本文中所描述的组件、控制器、处理器、部件、引擎或表可尤其包含存储于物理装置上的物理电路系统或固件。如本文中所使用，“处理器”意味着任何类型的计算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP)，或任何其它类型的处理器或处理电路(包含处理器群组或多核心装置)。

如此档案中所使用的术语“水平”是定义为平行于衬底的常规平面或表面的平面(例如下伏于晶片或裸片的平面)，而无关于所述衬底在任何时间点的实际定向。术语“垂直”指代垂直于如上文所定义的水平的方向。介词(例如“在…上”、“在…上方”及“在…下方”)是相对于常规平面或表面定义为在衬底的顶部或经暴露表面上，而无关于衬底的定向；而“在...上”希望表明一个结构相对于所述结构位于其“上”的另一结构的直接接触(在没有明确相反指示的情况下)；术语“在...上方”及“在...下方”明确地希望识别结构(或层、特征等)的相对放置，其明确地包含(但不限于)经识别结构之间的直接接触，除非明确识别。类似地，术语“在...上方”及“在...下方”不限于水平定向，由于如果在某个时间点是在所论述的结构的最外部分，那么结构可在参考结构“上方”，即使此结构相对于参考结构而垂直地延伸，而不是在水平定向上延伸。

术语“晶片”及“衬底”在本文中通常用于指代其上形成集成电路的任何结构，且也指代在集成电路制造的各个阶段期间的此类结构。因此，以下详细描述不应被视为限制意义，且各个实施例的范围仅通过所附权利要求书以及此类权利要求所授权的等效物的全范围而定义。

根据本发明及本文中所描述的各个实施例包含利用存储器单元的垂直结构(例如，NAND存储器单元串)的存储器。如本文中所使用，方向性形容词将被视为相对于其上形成存储器单元的衬底的表面(即，垂直结构将被视为延伸远离衬底表面，所述垂直结构的底端将被视为最靠近衬底表面的端部且所述垂直结构的顶端将被视为最远离衬底表面的端部)。

如本文中所使用，方向性形容词(例如水平、垂直、法向、平行、垂直等)可指代相对定向，且除非另有说明，否则并不希望要求严格遵守特定几何性质。例如，如本文中所使用，垂直结构不需要严格地垂直于衬底的表面，但可代替性地大体上垂直于所述衬底的所述表面，且可与所述衬底的所述表面形成锐角(例如，在60度与120度之间等)。

在本文中所描述的一些实施例中，不同掺杂配置可应用于源极侧选择栅极(SGS)、控制栅极(CG)及漏极侧选择栅极(SGD)，其中每一者在此实例中可由多晶硅形成或至少包含多晶硅，结果使得这些阶层(例如，多晶硅等)可在暴露于蚀刻溶液时具有不同蚀刻率。例如，在3D半导体装置中形成单体柱的过程中，SGS及CG可形成凹部，而SGD可保持较少凹入或甚至未凹入。这些掺杂配置可因此通过使用蚀刻溶液(例如，氢氧化四甲基铵(TMCH))实现选择性蚀刻到所述3D半导体装置中的相异阶层(例如，SGS、CG及SGD)中。

如本文中所使用，操作存储器单元包含从所述存储器单元读取、写入到所述存储器单元或擦除所述存储器单元。将存储器单元放置于预期状态中的操作在本文中被称为“编程”，且可包含写入到所述存储器单元或从所述存储器单元擦除两者(例如，所述存储器单元可经编程到经擦除状态)。

根据本发明的一或多个实施例，定位于存储器装置内部或外部的存储器控制器(例如，处理器、控制器、固件等)能够确定(例如，选择、设置、调整、计算、改变、清除、通信、调适、导出、定义、利用、修改、应用等)损耗循环的数量或损耗状态(例如，记录损耗循环、计数存储器装置的操作(在其发生时)、跟踪其起始的存储器装置的操作、评估对应于损耗状态的存储器装置特性等)。

根据本发明的一或多个实施例，存储器存取装置可经配置以通过每一存储器操作提供损耗循环信息到存储器装置。存储器装置控制电路系统(例如，控制逻辑)可经编程以补偿对应于损耗循环信息的存储器装置性能变化。存储器装置可接收损耗循环信息且响应于损耗循环信息确定一或多个操作参数(例如，值、特性)。

将理解，当元件被称为在另一元件“上”、“连接到”另一元件或与另一元件“耦合”时，其可直接在所述另一元件上、连接到所述另一元件或与所述另一元件耦合或可存在中介元件。相比来说，当元件被称为“直接在另一元件上”、“直接连接到”另一元件或“直接与另一元件耦合”时，不存在中介元件或层。除非另有指示，否则如果两个元件在图式中展示为用线连接两个元件，那么所述两个元件可耦合或直接耦合。

本文中所描述的方法实例可至少部分经机器或计算机实施。一些实例可包含用可操作以配置电子装置以执行如上文实例中所描述的方法的指令编码的计算机可读媒体或机器可读媒体。此类方法的实施方案可包含代码，例如微码、汇编语言码、高级语言码等。此代码可包含用于执行各种方法的计算机可读指令。所述代码可形成计算机程序产品的部分。此外，代码可有形地存储于一或多个易失性或非易失性有形计算机可读媒体上(例如在执行期间或在其它时间)。这些有形计算机可读媒体的实例可包含(但不限于)：硬盘、可卸除式磁盘、可卸除式光学磁盘(例如，光盘及数字视频磁盘)、卡式磁带、存储器卡或记忆棒、随机存取存储器(RAM)、只读存储器(ROM)、固态磁盘驱动器(SSD)、通用快闪存储(UFS)装置、嵌入式MMC(eMMC)装置等。

上文描述希望是说明性而非限制性。举例来说，上文所述的实例(或其一或多个方面)可彼此组合使用。在检视上文描述后，例如所属领域的一般技术人员可使用其它实施例。主张理解其并非用于解释或限制权利要求书的范围或含义。而且，在上文实施方式中，各种特征可集合在一起以简化本发明。此不应被解译为期望未主张的揭示特征是任何权利要求的关键。而是，本发明标的物可能在于少于特定揭示实施例的全部特征。因此，所附权利要求书在此并入实施方式中，其中每一权利要求自身作为单独实施例，且预期此类实施例可以各种组合或排列彼此组合。应参考所附权利要求书连同此类权利要求所授权的等效物的全范围来确定实施例的范围。

其它注释及实例

实例1是一种由NAND存储器装置的控制器执行的方法，所述控制器与易失性存储器通信，所述方法包括：确定所述NAND装置的第一操作状况；基于所述第一操作状况确定应增加分配给逻辑到物理(L2P)高速缓存的易失性存储器量；响应于确定应增加分配给所述L2P高速缓存的所述易失性存储器量，将分配给施体存储器位置的易失性存储器量重新分配给所述L2P高速缓存；及将所述L2P高速缓存中的额外L2P表条目存储于先前分配给所述施体存储器位置且现由于增加所述L2P高速缓存而分配给所述L2P高速缓存的所述易失性存储器的区域中。

在实例2中，实例1的标的物任选地包含其中所述第一操作状况是命令队列深度。

在实例3中，实例2的标的物任选地包含，应增加P)高速缓存包括确定所述命令队列深度超过经确定阈值数目个命令。

在实例4中，实例2到3中的任一者或多者的标的物任选地包含：应增加P)高速缓存包括确定所述命令队列深度超过经确定阈值数目个命令且读取命令对写入命令的比率超过经确定阈值比率。

在实例5中，实例4的标的物任选地包含其中所述施体存储器位置是读取缓冲器。

在实例6中，实例2到5中的任一者或多者的标的物任选地包含：应增加P)高速缓存包括确定所述命令队列深度超过经确定阈值数目个命令且写入命令对读取命令的比率超过经确定阈值比率。

在实例7中，实例6的标的物任选地包含其中所述施体存储器位置是写入缓冲器。

在实例8中，实例1到7中的任一者或多者的标的物任选地包含其中所述施体存储器位置是读取缓冲器及写入缓冲器两者的一部分。

实例9是一种NAND存储器装置，其包括：易失性存储器；控制器，所述控制器执行指令，从而执行以下操作：确定所述NAND存储器装置的第一操作状况；基于所述第一操作状况确定应增加分配给逻辑到物理(L2P)高速缓存的易失性存储器量；响应于确定应增加分配给所述L2P高速缓存的所述易失性存储器量，将分配给施体存储器位置的易失性存储器量重新分配给所述L2P高速缓存；及将所述L2P高速缓存中的额外L2P表条目存储于先前分配给所述施体存储器位置且现由于增加所述L2P高速缓存而分配给所述L2P高速缓存的所述易失性存储器的区域中。

在实例10中，实例9的标的物任选地包含其中所述第一操作状况是命令队列深度。

在实例11中，实例10的标的物任选地包含，应增加P)高速缓存包括确定所述命令队列深度超过经确定阈值数目个命令。

在实例12中，实例10到11中的任一者或多者的标的物任选地包含：应增加P)高速缓存包括确定所述命令队列深度超过经确定阈值数目个命令且读取命令对写入命令的比率超过经确定阈值比率。

在实例13中，实例12的标的物任选地包含其中所述施体存储器位置是读取缓冲器。

在实例14中，实例10到13中的任一者或多者的标的物任选地包含：应增加P)高速缓存包括确定所述命令队列深度超过经确定阈值数目个命令且写入命令对读取命令的比率超过经确定阈值比率。

在实例15中，实例14的标的物任选地包含其中所述施体存储器位置是写入缓冲器。

在实例16中，实例9到15中的任一者或多者的标的物任选地包含其中所述施体存储器位置是读取缓冲器及写入缓冲器两者的一部分。

实例17是一种包括指令的机器可读媒体，所述指令在由机器执行时引起所述机器执行包括以下每一者的操作：确定NAND存储器装置的第一操作状况；基于所述第一操作状况确定应增加分配给逻辑到物理(L2P)高速缓存的易失性存储器量；响应于确定应增加分配给所述L2P高速缓存的所述易失性存储器量，将分配给施体存储器位置的易失性存储器量重新分配给所述L2P高速缓存；及将所述L2P高速缓存中的额外L2P表条目存储于先前分配给所述施体存储器位置且现由于增加所述L2P高速缓存而分配给所述L2P高速缓存的所述易失性存储器的区域中。

在实例18中，实例17的标的物任选地包含其中所述第一操作状况是命令队列深度。

在实例19中，实例18的标的物任选地包含，应增加P)高速缓存包括确定所述命令队列深度超过经确定阈值数目个命令。

在实例20中，实例18到19中任一者或多者的标的物任选地包含：应增加P)高速缓存包括确定所述命令队列深度超过经确定阈值数目个命令且读取命令对写入命令的比率超过经确定阈值比率。

在实例21中，实例20的标的物任选地包含其中所述施体存储器位置是读取缓冲器。

在实例22中，实例18到21中的任一者或多者的标的物任选地包含：应增加P)高速缓存包括确定所述命令队列深度超过经确定阈值数目个命令且写入命令对读取命令的比率超过经确定阈值比率。

在实例23中，实例22的标的物任选地包含其中所述施体存储器位置是写入缓冲器。

在实例24中，实例17到23中的任一者或多者的标的物任选地包含其中所述施体存储器位置是读取缓冲器及写入缓冲器两者的一部分。

实例25是一种装置，其包括：用于确定NAND装置的第一操作状况的构件；用于基于所述第一操作状况确定应增加分配给逻辑到物理(L2P)高速缓存的易失性存储器量的构件；响应于确定应增加分配给所述L2P高速缓存的所述易失性存储器量，用于将分配给施体存储器位置的易失性存储器量重新分配给所述L2P高速缓存的构件；及用于将所述L2P高速缓存中的额外L2P表条目存储于先前分配给所述施体存储器位置且现由于增加所述L2P高速缓存而分配给所述L2P高速缓存的所述易失性存储器的区域中的构件。

在实例26中，实例25的标的物任选地包含其中所述第一操作状况是命令队列深度。

在实例27中，实例26的标的物任选地包含，应增加P)高速缓存包括用于确定所述命令队列深度超过经确定阈值数目个命令的构件。

在实例28中，实例26到27中的任一者或多者的标的物任选地包含：应增加P)高速缓存包括用于确定所述命令队列深度超过经确定阈值数目个命令且读取命令对写入命令的比率超过经确定阈值比率的构件。

在实例29中，实例28的标的物任选地包含其中所述施体存储器位置是读取缓冲器。

在实例30中，实例26到29中的任一者或多者的标的物任选地包含：应增加P)高速缓存包括用于确定所述命令队列深度超过经确定阈值数目个命令且写入命令对读取命令的比率超过经确定阈值比率的构件。

在实例31中，实例30的标的物任选地包含其中所述施体存储器位置是写入缓冲器。

在实例32中，实例25到31中的任一者或多者的标的物任选地包含其中所述施体存储器位置是读取缓冲器及写入缓冲器两者的一部分。