一种应用于sar adc的高能效全动态比较器
阅读说明：本技术 一种应用于sar adc的高能效全动态比较器 (Energy-efficient full-dynamic comparator applied to SAR ADC ) 是由 吴建辉 李俊辉 王辉 李红 于 2020-04-14 设计创作，主要内容包括：本发明公开了一种应用于SAR ADC的高能效全动态比较器,包括输入管三级级联的预放大电路、锁存电路和预放大级控制电路。预放大级控制电路在锁存电路输出比较结果之后将预放大电路中的尾电流管关断,同时根据比较结果对预放大电路输出节点进行高电平或低电平置位,避免了预放大电路在比较完成之后不必要的放大操作,同时保持了锁存结果,在不影响比较器性能的前提下进一步降低了比较器的功耗。此外,预放大电路级联放大的特点提高了预放大增益,同时降低了预放大级和锁存级在输入端的等效噪声；采用单相时钟信号对电路进行控制,降低了时钟负载；所有工作阶段中电路均无静态功耗。(The invention discloses an energy-efficient full-dynamic comparator applied to an SAR ADC, which comprises a pre-amplification circuit, a latch circuit and a pre-amplification stage control circuit, wherein the pre-amplification circuit, the latch circuit and the pre-amplification stage control circuit are connected in a three-stage cascade mode through an input tube. The pre-amplification stage control circuit turns off a tail current tube in the pre-amplification circuit after the latch circuit outputs the comparison result, and sets a high level or a low level on an output node of the pre-amplification circuit according to the comparison result, so that unnecessary amplification operation of the pre-amplification circuit after comparison is finished is avoided, the latch result is maintained, and the power consumption of the comparator is further reduced on the premise of not influencing the performance of the comparator. In addition, the characteristic of cascade amplification of the pre-amplification circuit improves the pre-amplification gain and simultaneously reduces the equivalent noise of the pre-amplification stage and the latch stage at the input end; the circuit is controlled by adopting a single-phase clock signal, so that the clock load is reduced; the circuit has no static power consumption in all working phases.)
技术领域
本发明涉及数模混合集成电路设计领域，特别是涉及一种适用于SAR ADC的高能效全动态比较器设计。
背景技术
近年来，随着超大规模集成电路、无线通信及物联网技术的发展，无线传感器网络得到了广泛应用，如生物医疗系统、环境监测、移动设备和可穿戴设备等。在这些应用场合下，无线传感器采集到的外界信号需要经过模数转换器转化为数字信号。无线传感器网络节点一般由小型电池或能量收集系统进行供电，为了延长设备的工作时间，对ADC进行低功耗的设计很有意义。SAR ADC因其无运放结构的天然优势在低功耗设计中应用广泛。比较器是SAR ADC中的一个关键模块，在保证比较器工作性能的同时降低其功耗可以有效降低SARADC的整体功耗。
在低功耗SAR ADC中广泛应用的比较器是传统两级全动态比较器，包括预放大级和锁存级，但这种传统结构利用增大预放大级输出节点的电容负载降低比较器噪声，每将输入参考噪声电压降低一半需要以四倍功耗为代价。文献Sung-En Hsieh,Chih-ChengHsieh.A0.44-fJ/Conversion-Step 11-Bit 600-kS/s SAR ADC With Semi-Resting DAC[J].IEEE Journal of Solid-State Circuits,2018,53(9):2595-2603.采用的级联输入比较器是一种高能效全动态比较器结构，在预放大级通过级联输入管进行放大，提高了预放大级的增益，同时降低了预放大级和锁存级在输入端的等效噪声，在相同的噪声性能下可以达到比传统结构更低的功耗。但对于SAR ADC中使用的比较器，比较完成后比较器不会立即复位，这一点在同步SAR ADC中尤为严重。在级联输入比较器中，多数情况下当锁存级输出比较结果时预放大级并未完成满摆幅充放电，尤其是预放大级输出节点电压的变化可能与满摆幅相差很大，在比较结果已产生之后预放大级的继续工作会造成不必要的功耗。因此，在此基础上继续进行高能效全动态比较器的研究具有重要意义。
发明内容
本发明所要解决的技术问题在于克服现有技术的不足，提供一种适用于SAR ADC的高能效全动态比较器，解决级联输入比较器中预放大级在锁存级输出比较结果之后仍继续进行不必要的工作的问题，进一步降低比较器产生的功耗。
本发明具体采用以下技术方案解决上述技术问题：
一种适用于SAR ADC的高能效全动态比较器，包括预放大电路、锁存电路和预放大级控制电路，所述预放大电路包括依次连接的由预放大级控制电路控制的尾电流管、三级级联的预放大输入对管、由外部输入的比较完成信号控制的CMOS传输门和由时钟信号控制的复位电路；所述锁存电路包括由两个与非门构成的正反馈锁存器；所述预放大级控制电路包括预放大级尾电流管控制电路、预放大级输出节点置位电路；
所述预放大电路在比较阶段进行对输入信号的放大；所述锁存电路对预放大电路的输出结果进行正反馈锁存，得出比较结果；得出比较结果后，外部输入的比较完成信号将预放大电路中的CMOS传输门关断，所述预放大级控制电路将预放大电路中的尾电流管关断，并根据比较结果对预放大电路输出节点进行高电平或低电平置位，保证锁存电路对比较结果的保持。
进一步的，所述预放大电路中：尾电流管为第一MOS管，三级级联的预放大输入对管包括第二至第七MOS管，CMOS传输门包括第八至第十一MOS管，复位电路包括第十二至第十七MOS管，其中第一至第八MOS管、第十一MOS管为PMOS管，第九和第十MOS管、第十二至十七MOS管为NMOS管；
第一MOS管的栅极接预放大级控制电路的输出节点，第一MOS管的源极接电源，第一MOS管的漏极分别连接第二MOS管的源极和第三MOS管的源极；第二MOS管的栅极接第一差分输入信号，第二MOS管的漏极与第四MOS管的源极的连接点和第十四MOS管的漏极相连；第三MOS管的栅极接第二差分输入信号，第三MOS管的漏极与第五MOS管的源极的连接点和第十五MOS管的漏极相连；第四MOS管的栅极接第一差分输入信号，第四MOS管的漏极与第六MOS管的源极的连接点和第十三MOS管的漏极相连；第五MOS管的栅极接第二差分输入信号，第五MOS管的漏极与第七MOS管的源极的连接点和第十六MOS管的漏极相连；第六MOS管的栅极接第一差分输入信号，第六MOS管的漏极分别连接第八MOS管的源极和第九MOS管的源极；第七MOS管的栅极接第二差分输入信号，第七MOS管的漏极分别连接第十MOS管的源极和第十一MOS管的源极；第八MOS管的栅极接外部输入的第一比较完成信号，第八MOS管的漏极分别连接第九MOS管的漏极和第十二MOS管的漏极，其连接点作为预放大电路的第一输出节点；第九MOS管的栅极接外部输入的第二比较完成信号；第十MOS管的栅极接外部输入的第二比较完成信号；第十MOS管的漏极分别连接第十一MOS管的漏极和第十七MOS管的漏极，其连接点作为预放大电路的第二输出节点；第十一MOS管的栅极接外部输入的第一比较完成信号；第十二MOS管的栅极接时钟信号；第十二MOS管的源极接地；第十三MOS管的栅极接时钟信号；第十三MOS管的源极接地；第十四MOS管的栅极接时钟信号；第十四MOS管的源极接地；第十五MOS管的栅极接时钟信号；第十五MOS管的源极接地；第十六MOS管的栅极接时钟信号；第十六MOS管的源极接地；第十七MOS管的栅极接时钟信号；第十七MOS管的源极接地。
进一步的，所述锁存电路包括组成两个与非门的第十八至第二十五MOS管，其中第二十、二十一、二十四和二十五MOS管为PMOS管，第十八、十九、二十二和二十三MOS管为NMOS管；
第十八MOS管的栅极与第二十四MOS管的栅极的连接点和预放大电路的第一输出节点连接；第十八MOS管的源极接第二十二MOS管的漏极；第十八MOS管的漏极分别连接第二十MOS管的漏极、第二十一MOS管的栅极、第二十三MOS管的栅极和第二十四MOS管的漏极，其连接点作为比较器的第一输出端；第十九MOS管的栅极与第二十五MOS管的栅极的连接点和预放大电路的第二输出节点连接；第十九MOS管的源极接第二十三MOS管的漏极；第十九MOS管的漏极分别连接第二十一MOS管的漏极、第二十MOS管的栅极、第二十二MOS管的栅极和第二十五MOS管的漏极，其连接点作为比较器的第二输出端；第二十MOS管的源极接电源；第二十一MOS管的源极接电源；第二十二MOS管的源极接地；第二十三MOS管的源极接地；第二十四MOS管的源极接电源；第二十五MOS管的源极接电源。
进一步的，所述预放大级控制电路中：预放大级尾电流管控制电路包括第二十六至第二十八MOS管，预放大级输出节点置位电路包括第二十九至第三十八MOS管，其中第二十六、二十七、二十九至三十一、三十四至三十六MOS管为PMOS管，第二十八、三十二、三十三、三十七和三十八MOS管为NMOS管；
第二十六MOS管的栅极接外部输入的第二比较完成信号；第二十六MOS管的源极接电源；第二十六MOS管的漏极分别连接第二十七MOS管的源极和第二十八MOS管的源极，其连接点作为预放大级控制电路的输出节点；第二十七MOS管的栅极接外部输入的第一比较完成信号；第二十七MOS管的漏极接时钟信号；第二十八MOS管的栅极接外部输入的第二比较完成信号；第二十八MOS管的漏极接时钟信号；第二十九MOS管的栅极接时钟信号；第二十九MOS管的源极接；第二十九MOS管的漏极接第三十MOS管的源极；第三十MOS管的栅极接比较器的第一输出端；第三十MOS管的漏极接第三十一MOS管的源极；第三十一MOS管的栅极接外部输入的第二比较完成信号；第三十一MOS管的漏极与第三十二MOS管的漏极的连接点和预放大电路的第一输出节点连接；第三十二MOS管的栅极接外部输入的第一比较完成信号；第三十二MOS管的源极接第三十三MOS管的漏极；第三十三MOS管的栅极接比较器的第一输出端；第三十三MOS管的源极接地；第三十四MOS管的栅极接时钟信号；第三十四MOS管的源极接电源；第三十四MOS管的漏极接第三十五MOS管的源极；第三十五MOS管的栅极接比较器的第二输出端；第三十五MOS管的漏极接第三十六MOS管的源极；第三十六MOS管的栅极接外部输入的第二比较完成信号；第三十六MOS管的漏极与第三十七MOS管的漏极的连接点和预放大电路的第二输出节点连接；第三十七MOS管的栅极接外部输入的第一比较完成信号；第三十七MOS管的源极接第三十八MOS管的漏极；第三十八MOS管的栅极接比较器的第二输出端；第三十八MOS管的源极接地。
本发明采用上述技术方案，能产生如下技术效果：
本发明提供的适用于SAR ADC的高能效全动态比较器，与级联输入比较器相比，在锁存电路输出比较结果之后将预放大电路中的尾电流管关断，同时预放大级控制电路根据比较结果对预放大电路输出节点进行高电平或低电平置位以保持锁存结果，避免了预放大电路在比较完成之后不必要的工作，在不影响比较器性能的前提下进一步降低了比较器的功耗。此外，本发明提供的适用于SAR ADC的高能效全动态比较器继承了级联输入比较器对传统两级全动态比较器的功耗优势，预放大电路级联放大的特点提高了预放大增益，同时降低了预放大级和锁存级在输入端的等效噪声；采用单相时钟信号，降低了时钟负载；所有工作阶段中电路均无静态功耗。
附图说明
图1为级联输入比较器的电路原理图；
图2为本发明及其应用于SAR ADC中的总体结构框架图；
图3为本发明提供的应用于SAR ADC的高能效全动态比较器的电路原理图；
图4为级联输入比较器的输入输出波形图；
图5为本发明提供的应用于SAR ADC的高能效全动态比较器的输入输出波形图；
图6为级联输入比较器应用于10位SAR ADC中的输出频谱图；
图7为本发明提供的应用于SAR ADC的高能效全动态比较器应用于10位SAR ADC中的输出频谱图。
具体实施方式
下面结合附图对本发明作进一步的说明。
如图1为级联输入比较器，主要包括预放大电路和锁存电路。预放大电路包括尾电流管M1，差分输入管M2、M3、M4、M5、M6和M7，复位管M8、M9、M10、M11、M12和M13，其中M1、M2、M3、M4、M5、M6和M7为PMOS管，M8、M9、M10、M11、M12和M13为NMOS管。锁存电路包括组成两个与非门的M14、M15、M16、M17、M18、M19、M20和M21，其中M16、M17、M20和M21为PMOS管，M14、M15、M18和M19为NMOS管。
级联输入比较器的具体结构为：
M1的栅极接时钟信号CLK；M1的源极接VDD；M1的漏极分别连接M2的源极和M3的源极；M2的栅极接差分输入信号Vip；M2的漏极连接M4的源极，其连接点和M10的漏极相连；M3的栅极接差分输入信号Vin；M3的漏极连接M5的源极，其连接点和M13的漏极相连；M4的栅极接差分输入信号Vip；M4的漏极连接M6的源极，其连接点和M9的漏极相连；M5的栅极接差分输入信号Vin；M5的漏极连接M7的源极，其连接点和M12的漏极相连；M6的栅极接差分输入信号Vip；M6的漏极连接M8的漏极，其连接点作为预放大电路的输出节点Vop；M7的漏极连接M11的漏极，其连接点作为预放大电路的输出节点Von；M8的栅极接时钟信号CLK；M8的源极接地；M9的栅极接时钟信号CLK；M9的源极接地；M10的栅极接时钟信号CLK；M10的源极接地；M11的栅极接时钟信号CLK；M11的源极接地；M12的栅极接时钟信号CLK；M12的源极接地；M13的栅极接时钟信号CLK；M13的源极接地；M14的栅极与M20的栅极相接，连接预放大电路的输出节点Vop；M14的源极接M22的漏极；M14的漏极分别连接M16的漏极、M17的栅极、M19的栅极和M20的漏极，其连接点作为比较器输出信号OUTp；M15的栅极与M21的栅极相接，连接预放大电路的输出节点Von；M15的源极接M19的漏极；M15的漏极分别连接M17的漏极、M16的栅极、M18的栅极和M21的漏极，其连接点作为比较器输出信号OUTn；M16的源极接VDD；M17的源极接VDD；M18的源极接地；M19的源极接地；M20的源极接VDD；M21的源极接VDD。
图1所示的级联输入比较器在单相时钟控制下进行相应的复位和比较。当时钟信号CLK为高电平的时候，比较器处于复位状态，预放大电路的尾电流管M1处于截止状态，复位管M8、M9、M10、M11、M12和M13导通，预放大电路的节点Vop1、Von1、Vop2、Von2、Vop、Von均通过复位管放电至低电平；预放大电路输出节点Vop、Von处于低电平使得锁存电路中的M20和M21导通，比较器输出信号OUTp和OUTn被充电至VDD。当时钟信号CLK为低电平的时候，比较器处于比较状态，预放大电路的复位管M8、M9、M10、M11、M12和M13处于截止状态，尾电流管M1导通，VDD通过输入管M2和M3对节点Vop1和Von1同时进行充电，充电的速度主要由比较器输入信号的大小决定，在充电过程中节点Vop1和Von1的共模电压和差模电压都在不断增大；当共模电压上升到一定程度时，输入管M4和M5先后导通，VDD先后开始通过输入管M4和M5对节点Vop2和Von2进行充电，在充电过程中节点Vop2和Von2的差模电压在Vop1和Von1的差模电压基础上继续增大；当Vop2和Von2的共模电压上升到一定程度时，输入管M6和M7先后导通，VDD先后开始通过输入管M6和M7对节点Vop和Von进行充电，在充电过程中节点Vop和Von的差模电压在Vop2和Von2的差模电压基础上继续增大；当Vop和Von的共模电压上升到一定程度时，锁存电路的M14或M15导通，此时晶体管M14—M21构成的正反馈锁存电路通过对预放大电路输出节点的判别，迅速将输出信号锁定，使得比较器输出信号OUTp和OUTn一为高电平，一为低电平，最终完成对比较器输入信号的比较。在下一CLK高电平到来之前，预放大电路会继续工作，直至将Vop1、Von1、Vop2、Von2、Vop和Von均充电至VDD。
如图2为本发明提供的高能效全动态比较器及其应用于SAR ADC中的总体结构框架图。本发明提供的高能效全动态比较器主要包括预放大电路、锁存电路和预放大级控制电路，该结构采用全差分结构，有效的抑制了环境因素对整个比较器电路结构的影响。预放大电路对比较器差分输入信号Vip和Vin进行预放大；锁存电路根据预放大电路输出节点Vop和Von的结果进行锁存，得出比较结果OUTp和OUTn；比较结果产生后，预放大级控制电路根据比较结果与比较完成信号CMP、CMP1对预放大电路进行控制，避免预放大级不必要的工作。
本发明提供的高能效全动态比较器应用于在SAR ADC中时的整体结构与传统两级动态比较器、级联输入比较器相同。如图2所示，SAR ADC采用同步时序，时钟产生电路为采样开关、比较器和数字控制逻辑提供时钟信号。采样时钟到来时，采样开关将模拟输入量采样至电容DAC上极板，电容DAC上极板连接比较器输入端，下极板由数字控制逻辑电路控制。比较器对电容DAC上极板的电压进行比较，比较器输出信号经过一个异或门形成比较完成信号CMP，CMP经过若干反相器为数字控制逻辑电路提供触发信号，异或门与反相器为SARADC结构中的固有电路，与比较器类型无关，即CMP、CMP1为SAR ADC中的固有信号。数字控制逻辑电路被触发后，根据比较器输出信号控制DAC电容下极板形成相应参考电压，再进行下一次比较，直至输出所有比较结果，形成完整数字码。
如图3为本发明提供的应用于SAR ADC的高能效全动态比较器的电路原理图，主要包括预放大电路、锁存电路和预放大级控制电路。所述预放大电路包括由预放大级控制电路控制的尾电流管、三级级联的预放大输入对管、由外部输入的比较完成信号控制的CMOS传输门和由时钟信号控制的复位电路；所述锁存电路包括由两个与非门构成的正反馈锁存器，同时具有复位功能；所述预放大级控制电路包括预放大级尾电流管控制电路、预放大级输出节点置位电路。
所述预放大电路在比较阶段进行对输入信号的放大，使用输入管三级级联的结构提高预放大的增益；所述锁存电路对预放大电路的输出结果进行正反馈锁存，得出比较结果；得出比较结果后，外部输入的比较完成信号将预放大电路中的CMOS传输门关断，所述预放大级控制电路将预放大电路中的尾电流管关断，并根据比较结果对预放大电路输出节点进行高电平或低电平置位，保证锁存电路对比较结果的保持。
所述预放大电路包括尾电流管M1，差分输入管M2、M3、M4、M5、M6和M7，CMOS传输门M8、M9、M10和M11，复位管M12、M13、M14、M15、M16和M17，其中M1、M2、M3、M4、M5、M6、M7、M8和M11为PMOS管，M9、M10、M12、M13、M14、M15、M16和M17为NMOS管。
M1的栅极接预放大级控制电路的输出节点CLKP；M1的源极接VDD；M1的漏极分别连接M2的源极和M3的源极；M2的栅极接差分输入信号Vip；M2的漏极连接M4的源极，其连接点和M14的漏极相连；M3的栅极接差分输入信号Vin；M3的漏极连接M5的源极，其连接点和M15的漏极相连；M4的栅极接差分输入信号Vip；M4的漏极连接M6的源极，其连接点和M13的漏极相连；M5的栅极接差分输入信号Vin；M5的漏极连接M7的源极，其连接点和M16的漏极相连；M6的栅极接差分输入信号Vip；M6的漏极分别连接M8的源极和M9的源极；M7的栅极接差分输入信号Vin；M7的漏极分别连接M10的源极和M11的源极；M8的栅极接外部输入的比较完成信号CMP；M8的漏极分别连接M9的漏极和M12的漏极，其连接点作为预放大电路的输出节点Vop；M9的栅极接外部输入的比较完成信号CMP1；M10的栅极接外部输入的比较完成信号CMP1；M10的漏极分别连接M11的漏极和M17的漏极，其连接点作为预放大电路的输出节点Von；M11的栅极接外部输入的比较完成信号CMP；M12的栅极接时钟信号CLK；M12的源极接地；M13的栅极接时钟信号CLK；M13的源极接地；M14的栅极接时钟信号CLK；M14的源极接地；M15的栅极接时钟信号CLK；M15的源极接地；M16的栅极接时钟信号CLK；M16的源极接地；M17的栅极接时钟信号CLK；M17的源极接地。
所述锁存电路包括组成两个与非门的M18、M19、M20、M21、M22、M23、M24和M25，其中M20、M21、M24和M25为PMOS管，M18、M19、M22和M23为NMOS管。
M18的栅极与M24的栅极相接，连接预放大电路的输出节点Vop；M18的源极接M22的漏极；M18的漏极分别连接M20的漏极、M21的栅极、M23的栅极和M24的漏极，其连接点作为比较器输出信号OUTp；M19的栅极与M25的栅极相接，连接预放大电路的输出节点Von；M19的源极接M23的漏极；M19的漏极分别连接M21的漏极、M20的栅极、M22的栅极和M25的漏极，其连接点作为比较器输出信号OUTn；M20的源极接VDD；M21的源极接VDD；M22的源极接地；M23的源极接地；M24的源极接VDD；M25的源极接VDD。
所述预放大级控制电路包括构成预放大级尾电流管控制电路的M26、M27和M28，构成预放大级输出节点置位电路的M29、M30、M31、M32、M33、M34、M35、M36、M37和M38，其中M26、M27、M29、M30、M31、M34、M35和M36为PMOS管，M28、M32、M33、M37和M38为NMOS管。
M26的栅极接外部输入的比较完成信号CMP1；M26的源极接VDD；M26的漏极分别连接M27的源极和M28的源极，连接点作为预放大级控制电路的输出节点CLKP；M27的栅极接外部输入的比较完成信号CMP；M27的漏极接时钟信号CLK；M28的栅极接外部输入的比较完成信号CMP1；M28的漏极接时钟信号CLK；M29的栅极接时钟信号CLK；M29的源极接VDD；M29的漏极接M30的源极；M30的栅极接比较器输出信号OUTp；M30的漏极接M31的源极；M31的栅极接外部输入的比较完成信号CMP1；M31的漏极与M32的漏极相接，连接预放大电路的输出节点Vop；M32的栅极接外部输入的比较完成信号CMP；M32的源极接M33的漏极；M33的栅极接比较器输出信号OUTp；M33的源极接地；M34的栅极接时钟信号CLK；M34的源极接VDD；M34的漏极接M35的源极；M35的栅极接比较器输出信号OUTn；M35的漏极接M36的源极；M36的栅极接外部输入的比较完成信号CMP1；M36的漏极与M37的漏极相接，连接预放大电路的输出节点Von；M37的栅极接外部输入的比较完成信号CMP；M37的源极接M38的漏极；M38的栅极接比较器输出信号OUTn；M38的源极接地。
本发明提供的应用于SAR ADC的高能效全动态比较器采用单相时钟实现复位和比较。
当时钟信号CLK为高电平的时候，比较器处于复位状态，初始时刻CMP为高电平，CMP1为低电平，则CLKP为高电平，预放大电路的尾电流管M1处于截止状态，复位管M12、M13、M14、M15、M16和M17导通，预放大电路的节点Vop1、Von1、Vop2、Von2、Vop、Von均通过复位管放电至低电平，同时M29、M34处于截止状态，避免VDD通过Vop、M12或Von、M17到地的静态电流；预放大电路输出节点Vop、Von处于低电平后，锁存电路中的M20和M21导通，比较器输出信号OUTp和OUTn被充电至VDD；OUTp和OUTn被充电至VDD后，CMP变为低电平，CMP1变为高电平，时钟信号CLK通过M27、M28传递至CLKP，CLKP仍为高电平，M1仍处于截止状态，同时M8—M11导通，M6、M8、M9的连接点和M7、M10、M11的连接点通过CMOS传输门被放电至低电平。
当时钟信号CLK为低电平的时候，比较器处于比较状态，预放大电路的复位管M8、M9、M10、M11、M12和M13处于截止状态。时钟信号CLK通过M27、M28传递至CLKP，尾电流管M1导通，VDD通过输入管M2和M3对节点Vop1和Von1同时进行充电，充电的速度主要由比较器输入信号的大小决定，在充电过程中节点Vop1和Von1的共模电压和差模电压都在不断增大；当共模电压上升到一定程度时，输入管M4和M5先后导通，VDD先后开始通过输入管M4和M5对节点Vop2和Von2进行充电，在充电过程中节点Vop2和Von2的差模电压在Vop1和Von1的差模电压基础上继续增大；当Vop2和Von2的共模电压上升到一定程度时，输入管M6和M7先后导通，VDD先后开始通过输入管M6和M7对M6、M8、M9的连接点和M7、M10、M11的连接点进行充电，而这两个节点的电压通过CMOS传输门迅速传送至节点Vop和Von，在充电过程中节点Vop和Von的差模电压在Vop2和Von2的差模电压基础上继续增大；当Vop和Von的共模电压上升到一定程度时，锁存电路的M18或M19导通，此时晶体管M18—M25构成的正反馈锁存电路通过对预放大电路输出节点的判别，迅速将输出信号锁定，使得比较器输出信号OUTp和OUTn一为高电平，一为低电平，最终完成对比较器输入信号的比较。比较完成后，CMP变为高电平，CMP1变为低电平，则CLKP为高电平，预放大电路的尾电流管M1处于截止状态，预放大电路停止充电；M31、M32、M36和M37导通，预放大级输出节点置位电路根据OUTp和OUTn的结果将Vop和Von置为高电平或低电平，保证锁存电路对比较结果的保持；同时M8—M11截止，预放大电路中的CMOS传输门关断，避免Vop到Von的通路形成VDD到地的静态电流。
相较于图1所示的级联输入比较器，本发明提供的应用于SAR ADC的高能效全动态比较器在锁存电路输出比较结果之后将预放大电路中的尾电流管关断，同时预放大级控制电路根据比较结果对预放大电路输出节点进行高电平或低电平置位以保持锁存结果，避免了预放大电路在比较完成之后不必要的放大操作，在不影响比较器性能的前提下进一步降低了比较器的功耗。此外，预放大电路级联放大的特点提高了预放大增益，同时降低了预放大级和锁存级在输入端的等效噪声，继承了级联输入比较器对传统两级两级全动态比较器的功耗优势；采用单相时钟信号，降低了时钟负载；所有工作阶段中电路均无静态功耗。
如图4所示为级联输入比较器的输入输出波形图。该比较器的时钟信号频率为2.2MHz，VDD为600mV，比较器共模输入电压为300mV，差模输入电压为30mV。图4中显示了比较器各个节点的波形，可以看出从Vop1和Von1到Vop和Von，差模电压依次增大，证实了级联输入比较器可以提高预放大级的增益。但是当OUTn变为低电平之后，比较器并不会马上复位，此时Vop1、Von1、Vop2、Von2、Vop和Von均未完成满摆幅充电，尤其节点Vop电压很小，VDD继续向这些节点充电会产生不必要的功耗。
如图5所示为本发明提供的应用于SAR ADC的高能效全动态比较器的输入输出波形图。该比较器的时钟信号频率为2.2MHz，VDD为600mV，比较器共模输入电压为300mV，差模输入电压为30mV。图5中显示了比较器各个节点的波形，可以看出在OUTn变为低电平之前，从Vop1和Von1到Vop和Von，差模电压依次增大，证实了本发明提供的高能效全动态比较器可以提高预放大级的增益，继承了级联输入比较器对传统两级动态比较器的功耗优势。OUTn变为低电平之后，CLKP被转为低电平，预放大级停止充电，同时Vop被置为低电平、Von被置为高电平以保持锁存结果。可以看出Vop1、Von1、Vop2、Von2和Vop均未完成满摆幅充电，因此在级联输入比较器的基础上节省了功耗，其中Vop处节省的功耗最多。
如图6为级联输入比较器应用于10位SAR ADC中的输出频谱图。ADC电源电压为600mV，采样率为200KHz，共模电压为300mV，输入信号频率为100KHz。由频谱图可以看出，ADC的有效位数达到了9.95bit，无杂散动态范围达到了76.42dBc，测量得出级联输入比较器的功耗为29.6nW。
如图7为本发明提供的高能效全动态比较器应用于10位SAR ADC中的输出频谱图。ADC电源电压为600mV，采样率为200KHz，共模电压为300mV，输入信号频率为100KHz。由频谱图可以看出，ADC的有效位数达到了9.94bit，无杂散动态范围达到了78.69dBc，由此可见本发明提供的高能效全动态比较器基本不会对系统性能造成影响。测量得出本发明提供的高能效全动态比较器的功耗为24.3nW，相比于级联输入比较器功耗降低了17.9％。因此，本发明可以在级联输入比较器的基础上达到更高的能效。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变换。