基于分段式差分电容阵列的逐次逼近型模数转换器
阅读说明：本技术 基于分段式差分电容阵列的逐次逼近型模数转换器 (Successive approximation type analog-to-digital converter based on sectional type differential capacitor array ) 是由 丁瑞雪 李琳 刘术彬 党力 梁鸿志 朱樟明 于 2021-06-23 设计创作，主要内容包括：本发明公开了一种基于分段式差分电容阵列的逐次逼近型模数转换器,包括：采样开关；分段式差分电容阵列,电连接采样开关；比较器,电连接分段式型差分电容阵列；逐次逼近控制逻辑,电连接分段式型差分电容阵列及比较器；其中,分段式差分电容阵列包括对称设置的第一电容阵列和第二电容阵列,第一电容阵列的上极板连接比较器的正向输入端,第二电容阵列的上极板连接比较器的反向输入端,第一电容阵列和第二电容阵列的下极板通过控制开关选择性电连接至参考电压端；其中,第一电容阵列和第二电容阵列均包括两段通过单位桥接电容连接的子电容阵列。本发明提供的逐次逼近型模数转换器,节约了电容面积,降低了功耗,提升了量化速度。(The invention discloses a successive approximation type analog-to-digital converter based on a sectional type differential capacitor array, which comprises: a sampling switch; the sectional type differential capacitor array is electrically connected with the sampling switch; the comparator is electrically connected with the sectional type differential capacitor array; the successive approximation control logic is electrically connected with the sectional type differential capacitor array and the comparator; the segmented differential capacitor array comprises a first capacitor array and a second capacitor array which are symmetrically arranged, wherein an upper polar plate of the first capacitor array is connected with a forward input end of the comparator, an upper polar plate of the second capacitor array is connected with a reverse input end of the comparator, and lower polar plates of the first capacitor array and the second capacitor array are selectively and electrically connected to a reference voltage end through a control switch; the first capacitor array and the second capacitor array both comprise two sub capacitor arrays connected through a unit bridging capacitor. The successive approximation type analog-digital converter provided by the invention saves the capacitance area, reduces the power consumption and improves the quantization speed.)
技术领域
本发明属于集成电路技术领域，具体涉及一种基于分段式差分电容阵列的逐次逼近型模数转换器。
背景技术
随着人类社会不断的进步和发展，大量的便携式产品已成为人们日常生活中不可或缺的组成部分，而模数转换器(ADC)往往是构成便携式设备的重要模块。
由于ADC需要被应用在雷达、通信、医疗、仪器仪表等各个电子系统领域，所以对ADC的各项性能指标也有不同的需求。由于SAR A/D转换器其结构简单、模拟模块更少、面积更小、功耗更低，而广泛应用于中低精度高速应用领域，且能享受集成电路制造技术快速发展带来的优势。所以基于CMOS集成电路工艺研究单通道下的高速SAR A/D转换器对提高现代电子系统性能具有重要意义。
然而，由于传统的逐次逼近型模数转换器的电容阵列面积较大，数模转换器的建立时间较长，影响模数转换器的量化速度，同时也会导致电路功耗增加。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于分段式差分电容阵列的逐次逼近型模数转换器。本发明要解决的技术问题通过以下技术方案实现：
一种基于分段式差分电容阵列的逐次逼近型模数转换器，包括：
采样开关；
分段式差分电容阵列，电连接所述采样开关；
比较器，电连接所述分段式型差分电容阵列；
逐次逼近控制逻辑，电连接所述分段式型差分电容阵列及所述比较器；
其中，所述分段式差分电容阵列包括对称设置的第一电容阵列和第二电容阵列，所述第一电容阵列的上极板连接所述比较器的正向输入端，所述第二电容阵列的上极板连接所述比较器的反向输入端，所述第一电容阵列和所述第二电容阵列的下极板通过控制开关选择性电连接至参考电压端；其中，
所述第一电容阵列和所述第二电容阵列均包括两段通过单位桥接电容连接的子电容阵列。
在本发明的一个实施例中，所述采样开关包括第一采样开关和第二采样开关；其中，所述第一采样开关电连接所述比较器的正向输入端；所述第二采样开关电连接所述比较器的反向输入端。
在本发明的一个实施例中，所述参考电压端包括电源电压端、共模电压端和地电压端；其中，所述共模电压端电压值为所述电源电压端电压值的一半。
在本发明的一个实施例中，所述第一电容阵列包括第一子电容阵列和第二子电容阵列，所述第一子电容阵列的上级板连接所述比较器的正向输入端，下极板连接参考电压端；
所述第二子电容阵列的下极板连接参考电压端，上极板连接第一单位桥接电容的一端；所述第一单位桥接电容的另一端通过第一选择开关选择性连接所述第一子电容阵列的上级板或者地电压端；
所述第一子电容阵列和所述第二子电容阵列的下极板通过控制开关选择性电连接至参考电压端。
在本发明的一个实施例中，所述第一子电容阵列包括4个并行连接的二进制结构电容，所述第二子电容阵列包括5个并行连接的二进制结构电容。
在本发明的一个实施例中，所述第一子电容阵列包括第一电容、第二电容、第三电容、第四电容；其中，所述第一电容和所述第二电容的电容值均为C，所述第三电容、所述第四电容的电容值依次为2C、4C；
所述第二子电容阵列包括第六电容、第七电容、第八电容、第九电容和第十电容；其中，所述第六电容、第八电容和第九电容的电容值均为C，所述第七电容、所述第十电容的电容值均为2C。
在本发明的一个实施例中，所述第二电容阵列包括第三子电容阵列和第四子电容阵列，所述第三子电容阵列的上级板连接所述比较器的反向输入端，下极板连接参考电压端；
所述第四子电容阵列的下极板连接参考电压端，上极板连接第二单位桥接电容的一端；所述第二单位桥接电容的另一端通过第二选择开关选择性连接所述第三子电容阵列的上级板或者地电压端；
所述第三子电容阵列和所述第四子电容阵列的下极板通过控制开关选择性电连接至参考电压端。
在本发明的一个实施例中，所述第三子电容阵列包括4个并行连接的二进制结构电容，所述第四子电容阵列包括5个并行连接的二进制结构电容。
在本发明的一个实施例中，所述第三子电容阵列第十一电容、第十二电容、第十三电容、第十四电容；其中，所述第十一电容和所述第十二电容的电容值均为C，所述第十三电容、所述第十四电容的电容值依次为2C、4C；
所述第四子电容阵列包括第十六电容、第十七电容、第十八电容、第十九电容和第二十电容；其中，所述第十六电容、第十八电容和第十九电容的电容值均为C，所述第十七电容、所述第二十电容的电容值均为2C。
本发明的有益效果：
1、本发明提供的基于分段式差分电容阵列的逐次逼近型模数转换器，利用单位电容将电容阵列分段处理，得到新型分段式差分电容阵列结构，然后再进行量化处理，相对于传统逐次逼近型模数转换切换电容阵列，节约了4倍的电容面积，同时降低了功耗，提升了量化速度；
2、本发明采用电荷定标型结构，其中DAC部分采用对称的分段电容阵列结构，将高5位与低3位之间由一个单位电容分隔，这种结构只需要32个单位电容即可实现8位DAC，节约了电容和面积，减小了DAC的建立时间，同时通过控制逻辑的开关时序，进一步提高了模数转换器的转换速度。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种基于分段式差分电容阵列的逐次逼近型模数转换器结构框图；
图2是本发明实施例提供的一种单位桥接电容分段式电容阵列的结构示意图；
图3是发明实施例提供的一种基于分段式差分电容阵列的逐次逼近型模数转换器的结构示意图；
图4为本发明实施例提供的一种逐次逼近控制逻辑的开关时序电路原理图；
图5～图8分别为图4的开关时序电路原理图的A、B、C和D部分示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种基于分段式差分电容阵列的逐次逼近型模数转换器结构框图，其包括：
采样开关11；
分段式差分电容阵列12，电连接采样开关11；
比较器13，电连接分段式型差分电容阵列12；
逐次逼近控制逻辑14，电连接分段式型差分电容阵列12及比较器13；其中，
分段式差分电容阵列12包括对称设置的第一电容阵列121和第二电容阵列122，第一电容阵列121的上极板连接比较器13的正向输入端，第二电容阵列122的上极板连接比较器13的反向输入端，第一电容阵列121和第二电容阵列122的下极板通过控制开关选择性电连接至参考电压端；其中，
第一电容阵列121和第二电容阵列122均包括两段通过单位桥接电容连接的子电容阵列。
在本实施例中，采样开关11包括第一采样开关K1和第二采样开关K2；其中，第一采样开关K1电连接比较器13的正向输入端；第二采样开关K2电连接比较器13的反向输入端。
请参见图2，图2是本发明实施例提供的一种单位桥接电容分段式电容阵列的结构示意图。
在本实施例中，第一电容阵列121包括第一子电容阵列1211和第二子电容阵列1212，第一子电容阵列1211的上级板连接比较器13的正向输入端，下极板连接参考电压端；
第二子电容阵列1212的下极板连接参考电压端，上极板连接第一单位桥接电容C14的一端；第一单位桥接电容C14的另一端通过第一选择开关S1选择性连接第一子电容阵列1211的上级板或者地电压端GND；
第一子电容阵列1211和第二子电容阵列1212的下极板通过控制开关选择性电连接至参考电压端。
在本实施例中，参考电压端包括电源电压端Vref、共模电压端Vcm和地电压端GND；其中，共模电压端Vcm电压值为电源电压端Vref电压值的一半。
进一步地，第一子电容阵列1211包括4个并行连接的二进制结构电容，第二子电容阵列1212包括5个并行连接的二进制结构电容。
更进一步地，第一子电容阵列1211包括第一电容C10、第二电容C11、第三电容C12、第四电容C13；其中，第一电容C10和第二电容C11的电容值均为C，第三电容C12、第四电容C13的电容值依次为2C、4C；
第二子电容阵列1212包括第六电容C15、第七电容C16、第八电容C17、第九电容C18和第十电容C19；其中，第六电容C15、第八电容C17和第九电容C18的电容值均为C，第七电容C16、第十电容C19的电容值均为2C。
相应的，第二电容阵列122包括第三子电容阵列1221和第四子电容阵列1222，第三子电容阵列1221的上级板连接比较器13的反向输入端，下极板连接参考电压端；
第四子电容阵列1222的下极板连接参考电压端，上极板连接第二单位桥接电容C24的一端；第二单位桥接电容C24的另一端通过第二选择开关S2选择性连接第三子电容阵列1221的上级板或者地电压端GND；
第三子电容阵列1221和第四子电容阵列1222的下极板通过控制开关选择性电连接至参考电压端。
具体地，第三子电容阵列1221包括4个并行连接的二进制结构电容，第四子电容阵列1222包括5个并行连接的二进制结构电容。
更具体地，第三子电容阵列1221第十一电容C20、第十二电容C21、第十三电容C22、第十四电容C23；其中，第十一电容C20和第十二电容C21的电容值均为C，第十三电容C22、第十四电容C13的电容值依次为2C、4C；
第四子电容阵列1222包括第十六电容C25、第十七电容C26、第十八电容C27、第十九电容C28和第二十电容C29；其中，第十六电容C25、第十八电容C27和第十九电容C28电容值均为C，第十七电容C26、第二十电容C29的电容值均为2C。
从图2中可以看出，本实施例通过单位桥接电容阵列实现8位量化精度所需的单位电容个数仅为48个，而传统的Vcm-Based时序中，要实现8位精度的量化，每侧的电容阵列共需要27个单位电容，对称的差分结构使得整体需要28个单位电容。由此可见，本实施例提供的逐次逼近型模数转换器的分段式差分电容阵列是传统Vcm-Based时序整体电容面积的3/16，节省了大量的电容面积，从而降低了功耗。
实施例二
请参见图3，图3是发明实施例提供的一种基于分段式差分电容阵列的逐次逼近型模数转换器的结构示意图；该模数转换器包括：两个采样开关K1和K2，基于单位桥接电容的分段式差分电容阵列，与该基于单位桥接电容的分段式差分电容阵列电连接的比较器，与比较器的输出端电连接的逐次逼近控制逻辑；其中，
基于单位桥接电容的分段式差分电容阵列的具体结构参见上述实施例一，比较器和逐次逼近控制逻辑采用常规的电路结构，在此不做具体要求。
具体的，采样开关K1和K2在控制分段式差分电容阵列对信号VP和VN进行采样，并将并将采样结果输入至比较器，比较器将比较结果输入至逐次逼近控制逻辑，逐次逼近控制逻辑接收比较器的比较结果以及比较完成信号，分别相应地依次切换第一、第二电容阵列的每组电容所连接的电压开关直至完成逐次逼近过程，同时锁存并输出每次比较结果，并且在下一次采样时把所有电容的下极板复位到初始值。
下面结合图3对本实施例提供的基于分段式差分电容阵列的逐次逼近型模数转换器的工作原理进行详细介绍。
首先，在初始状态下，第一电容阵列的右段电容阵列(也即第一子电容阵列)的所有电容下极板连接共模电压Vcm，上极板通过采样开关连接输入信号；第一电容阵列的左段桥接电容阵列(也即第二子电容阵列)的上极板通过串联电容C14(也即第一单位桥接电容)接地，下极板接共模电压Vcm；第二电容阵列的右段电容阵列(也即第三子电容阵列)的所有电容下极板连接共模电压Vcm，上极板通过采样开关连接输入信号；左段桥接电容阵列(也即第四子电容阵列)的上极板通过串联电容C24(也即第二单位桥接电容)接地，下极板接共模电压Vcm。初次比较完成后，逐次逼近控制逻辑根据初次比较器结果，若正相输入信号电位大于反相输入信号电位，则控制第二电容阵列的第十四电容C23由共模电压Vcm切换至电源电位Vref，控制第一电容阵列的第四电容C13由共模电压Vcm切换至地；反之则控制第二电容阵列的第十四电容C23由共模电压Vcm切换至电源电位地，控制第一电容阵列的第四电容C13由共模电压Vcm切换至Vref。完成置位后比较器进行下一次比较，逐次逼近控制逻辑根据下一次比较器结果，对第二电容、第三电容、第四电容和第十二电容、第十三电容、第十四电容比较结果进行置位。得到第四位比较结果后，若正相输入信号电位大于反相输入信号电位，控制第一电容阵列的第一电容C10由共模电压Vcm切换至地，另一侧的第二电容阵列则保持不变；反之则控制第二电容阵列的第十一电容C20由共模电压Vcm切换至地，另一侧的第一电容阵列则保持不变。
至此，通过对两侧的第一电容阵列与第二电容阵列的置位操作，模数转换器可以得到5位精度的结果。将动态锁存器的第五位高电平Q5输出，作为左段桥接电容阵列的接入使能信号控制第一选择开关S1和第二选择开关S2接入左段电容阵列。得出五位结果之前，Q5＝0，第一电容阵列与第二电容阵列的左段桥接电容阵列均不参与量化；Q5＝1之后，在前五位对第一电容阵列与第二电容阵列的置位结果的基础上，通过对第一电容阵列与第二电容阵列的左段桥接电容阵列的置位进行后三位的量化。
比较器继续进行工作，比较完成后，逐次逼近控制逻辑根据初次比较器结果，若正相输入信号电位大于反相输入信号电位，则控制第二电容阵列的第十八电容C27、第十九电容C28、第二十电容C29由共模电压Vcm切换至电源电位Vref，控制第一电容阵列的第八电容C17、第九电容C18、第十电容C19由共模电压Vcm切换至地；反之则控制第二电容阵列的第十八电容C27、第十九电容C28、第二十电容C29由共模电压Vcm切换至电源电位地，控制第一电容阵列的第八电容C17、第九电容C18、第十电容C19由共模电压Vcm切换至Vref，得到第六位比较结果。比较器继续进行工作，比较完成后，逐次逼近控制逻辑根据初次比较器结果，若正相输入信号电位大于反相输入信号电位，则控制第二电容阵列的第十七电容C26由共模电压Vcm切换至电源电位Vref，控制第一电容阵列的第七电容C16由共模电压Vcm切换至地；反之则控制第二电容阵列的第十七电容C26由共模电压Vcm切换至地，控制第一电容阵列的第七电容C16由共模电压Vcm切换至电源电位Vref，得到第七位比较结果。比较器继续进行工作，比较完成后，若正相输入信号电位大于反相输入信号电位，控制第一电容阵列的第六电容C15由共模电压Vcm切换至地，另一侧的第二电容阵列则保持不变；反之则控制第二电容阵列的第十六电容C25由共模电压Vcm切换至地；另一侧的第一电容阵列则保持不变。至此，完成八位模数转换。
其中Vref为电源电压，共模电压Vcm＝Vref/2；GND为地电压。
本实施例通过利用单位电容将电容阵列分段处理，得到新型分段式差分电容阵列结构，然后再进行量化处理，相对于传统逐次逼近型模数转换切换电容阵列，节约了4倍的电容面积，减小了DAC的建立时间，同时通过控制逻辑的开关时序，进一步提高了模数转换器的转换速度。
实施例三
为了便于理解本发明的工作原理，在上述实施例的基础上，本实施例以4位开关时序为例对逐次逼近型模数转换器的实施流程进行说明，其中，4位开关时序进行逐次逼近比较四次。
具体地，请参见图4，图4为本发明实施例提供的一种逐次逼近控制逻辑的开关时序电路原理图；逐次逼近控制逻辑控制的开关时序包括；初始状态为第一和第二电容阵列的所有电容下极板选择连接共模电压Vcm，上极板通过采样开关连接输入模拟信号；初次比较完成后，逐次逼近控制逻辑根据初次比较器结果，若正相输入信号大于反相输入信号，则控制第二电容阵列的相应电容由共模电压Vcm切换至电源电位Vref；若正向输入信号小于反向输入信号，则第二电容阵列相应电容由共模电压Vcm切换至地电压GND。依次比较切换直到完成4位转换结果，并根据第四位比较结果，若正相输入信号大于反相输入信号，则控制第二电容阵列的相应电容由共模电压Vcm切换至地，第一电容阵列维持不变；反之则控制第一电容阵列的相应电容由共模电压Vcm切换至地，第二电容阵列维持不变。
进一步的，请参见图5～图8，图5～图8分别为图4的开关时序电路原理图的A、B、C和D部分示意图；
在得出5位模数转换结果以后，将第一电容阵列的左端桥接电容阵列、第二电容阵列的左端桥接电容阵列分别接入相应的电容阵列，继续进行比较与置位。在最后一次比较时，若初次比较正向输入信号大于反相输入信号下，且本次正向输入信号大于反相输入信号，则第二电容阵列最低位电容由共模电压Vcm切换至地电压GND，第一电容阵列维持不变；反之则控制第一电容阵列的相应电容由共模电压Vcm切换至地，第二电容阵列维持不变。
进一步地，输出比较得到的二进制码和转换完成信号，同时电容阵列下极板复位至初始值。
本实施例通过单位桥接电容的分段式差分电容阵列，相对于传统7组二进制结构和冗余位的电容组成8位逐次逼近型模数转换切换电容阵列，节约了4倍的电容面积。同时通过逐次逼近控制逻辑来实施电容电位的开关切换时序，也进一步的提高了数模转换器的转换速度。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
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