阅读说明：本技术 低纵横比压敏电阻 (Low aspect ratio piezoresistor ) 是由 M.柯克 M.贝罗利尼 P.拉文德拉纳坦 于 2018-11-30 设计创作，主要内容包括：公开了一种低纵横比压敏电阻。压敏电阻可以具有矩形构造,其限定在宽度方向上偏移的第一和第二相对侧表面以及在长度方向上偏移的第一和第二相对端表面。压敏电阻可以包括第一电极层,该第一电极层包括第一电极,该第一电极具有在长度方向上的电极长度和在宽度方向上的电极宽度。压敏电阻还可以包括第二电极层,该第二电极层包括第二电极,该第二电极具有在长度方向上的电极长度和在宽度方向上的电极宽度。压敏电阻还可包括分别与第一和第二相对端表面相邻并连接的第一和第二端子。第一或第二电极中的至少一个可具有小于约1的电极纵横比。(A low aspect ratio piezoresistor is disclosed. The piezoresistors can have a rectangular configuration defining first and second opposing side surfaces offset in the width direction and first and second opposing end surfaces offset in the length direction. The varistor may include a first electrode layer including a first electrode having an electrode length in a length direction and an electrode width in a width direction. The varistor may further include a second electrode layer including a second electrode having an electrode length in the length direction and an electrode width in the width direction. The varistor may also include first and second terminals adjacent and connected to the first and second opposing end surfaces, respectively. At least one of the first or second electrodes may have an electrode aspect ratio of less than about 1.)

低纵横比压敏电阻

相关申请的交叉引用

本申请要求申请日期为2017年12月1日的美国临时专利申请序列号62/593,340的申请权益，其全部内容通过引用合并于此。

技术领域

本主题总体上涉及适于安装在电路板上的电子部件，更具体地涉及压敏电阻和压敏电阻阵列。

背景技术

多层陶瓷器件比如多层陶瓷电容器或压敏电阻通常由多个堆叠的介电电极层构成。在制造过程中，通常可以将各层压制并形成为竖直堆叠的结构。多层陶瓷器件可包括阵列中的单个电极或多个电极。

压敏电阻是依赖电压的非线性电阻器，并且已被用作电涌吸收电极、避雷器和稳压器。压敏电阻可以例如与敏感的电气部件并联连接。压敏电阻的非线性电阻响应通常由称为钳位电压的参数来表征。对于小于压敏电阻的钳位电压的施加电压，压敏电阻通常具有很高的电阻，因此其作用类似于开路。然而，当压敏电阻暴露于大于压敏电阻的钳位电压的电压时，压敏电阻的电阻减小，使得压敏电阻的作用更类似于短路，从而允许更大的电流流过压敏电阻。可以使用这种非线性响应将电流浪涌从敏感的电子部件转移开，以保护敏感的电子部件。

一段时间以来，各种电子部件的设计一直受到小型化的普遍工业趋势的驱动。电子部件的小型化导致较低的工作电流并降低了电流浪涌的耐久性。因此，期望具有低钳位电压的紧凑的压敏电阻阵列。

发明内容

根据本发明的一实施例，公开了一种具有矩形构造的压敏电阻，该矩形构造限定在宽度方向上偏移的第一和第二相对侧表面以及在长度方向上偏移的第一和第二相对端表面。压敏电阻包括：第一端子，其与第一相对端表面相邻；以及第一电极层，其包括第一电极，该第一电极具有在长度方向上的电极长度和在宽度方向上的电极宽度。第一电极沿着第一电极的电极宽度与第一端子连接。压敏电阻还包括：第二端子，其与第二相对端表面相邻；以及第二电极层，其包括第二电极，该第二电极具有在长度方向上的电极长度和在宽度方向上的电极宽度。第二电极沿着第二电极的电极宽度与第二端子连接。第一或第二电极中的至少一个可以具有小于约1的电极纵横比。

根据本发明的另一实施例，提供了一种具有矩形构造的压敏电阻，该矩形构造限定在宽度方向上偏移的第一和第二相对侧表面以及在长度方向上偏移的第一和第二相对端表面。压敏电阻包括：第一端子，其与第一相对端表面相邻；以及第一电极层，其包括第一电极。第一电极与第一端子连接。压敏电阻包括：第二端子，其与第二相对端表面相邻；以及第二电极层，其包括第二电极。第二电极与第二端子连接。第二电极沿着重叠区域与第一电极重叠。重叠区域的重叠纵横比小于约1。

根据本发明的另一实施例，提供了一种具有矩形构造的压敏电阻阵列，该矩形构造限定在宽度方向上偏移的第一和第二相对侧表面以及在长度方向上偏移的第一和第二相对端表面。压敏电阻阵列包括：第一端子，其与第一相对端表面相关；以及第一电极层，其包括第一组电极。第一组电极中的每个与第一端子连接，并且每个具有在长度方向上的电极长度和在宽度方向上的电极宽度。压敏电阻阵列包括：第二端子，其与第二相对端表面相关；以及第二电极层，其包括第二组电极。第二组电极中的每个与第二端子连接并且具有在长度方向上的电极长度和在宽度方向上的电极宽度。第二组电极或第一组电极中的至少一个电极具有小于约1的电极纵横比。

附图说明

在参考附图的说明书中阐述了针对本领域普通技术人员的本主题的完整和可行的公开，包括其最佳模式，在附图中：

图1A是根据本公开各方面的压敏电阻的一个实施例的截面图；

图1B是图1A的压敏电阻的层的俯视图；

图1C是图1A的压敏电阻的透视图，示出为不带有端子；

图1D是图1A的压敏电阻的透视图，示出为带有端子。

图2A是根据本公开各方面的压敏电阻的T电极实施例的截面图；

图2B是图2A的压敏电阻的层的俯视图；

图2C是图2A的压敏电阻的透视图，示出为不带有端子；

图2D是图2A的压敏电阻的透视图，示出为带有端子。

图3A示出了根据图1A-1D所示的实施例的一对介电层之间的重叠区域；

图3B示出了根据图2A-2D所示的实施例的一对介电层之间的重叠区域；

图4示出了根据图1A-1D所示的实施例的用于制造多个介电电极层的面板布局；

图5示出了根据图2A-2D所示的实施例的用于制造多个介电电极层的面板布局；

图6示出了根据本公开各方面的压敏电阻阵列；

图7示出了根据本发明各方面的用于测试压敏电阻的钳位电压的示例性电流波；以及

图8示出了根据本公开各方面的在压敏电阻的钳位电压的示例性测试期间的电流和电压。

在整个本说明书和附图中重复使用参考字符旨在表示本主题的相同或相似特征、电极或步骤。

具体实施方式

本领域技术人员将理解，本公开仅是示例性实施例的描述，并且无意于限制本主题的更广泛的方面，更广泛的方面体现在示例性构造中。

总体上，本公开涉及具有减小的钳位电压的压敏电阻和压敏电阻阵列。通常，减小压敏电阻的有源电阻可以提供减小的钳位电压。许多因素都会影响压敏电阻的有源电阻，例如包括用于形成压敏电阻的材料的特性、压敏电阻的尺寸以及压敏电阻的电极。

压敏电阻可以包括多个交替的介电层，并且每个层可以包括电极。可以将介电层压在一起并烧结以形成整体结构。介电层可以包括任何合适的介电材料，例如钛酸钡、氧化锌或任何其他合适的介电材料。各种添加剂可以包括在介电材料中，例如这些添加剂产生或增强介电材料的电压依赖性电阻。例如，在一些实施例中，添加剂可包括钴、铋、锰的氧化物或其组合。在一些实施例中，添加剂可包括镓、铝、锑、铬、钛、铅、钡、镍、钒、锡的氧化物或其组合。介电材料可以掺杂有范围从约0.5摩尔百分比到约3摩尔百分比的添加剂，在一些实施例中范围为从约1摩尔百分比到约2摩尔百分比。介电材料的平均晶粒尺寸可有助于介电材料的非线性特性。在一些实施例中，平均晶粒尺寸可以在约10微米至100微米的范围内，在一些实施例中范围为从约20微米至80微米。压敏电阻还可以包括两个端子，并且每个电极可以与相应的端子连接。电极可以沿着电极的长度和/或在电极和端子之间的连接处提供电阻。

不管所采用的具体构造如何，本发明人已经发现，通过选择性地控制电极的纵横比和/或总尺寸，可以实现具有减小的钳位电压的压敏电阻。例如，在一些实施例中，至少一个电极的纵横比可以定义为电极的长度除以电极的宽度。在一些实施例中，至少一个电极的电极纵横比可以小于1。例如，在一些实施例中，电极纵横比可以大于约0.05且小于1，在一些实施例中大于约0.1且小于约0.9，在一些实施例中大于约0.2且小于约0.8，在一些实施例中大于约0.3且小于约0.7。

在一些实施例中，电极可以在长度和宽度方向上重叠或交错。电极之间的重叠区域的大小和形状也会影响有源电阻，从而影响压敏电阻的钳位电压。重叠区域可以具有的重叠纵横比定义为重叠区域的长度除以重叠区域的宽度。在一些实施例中，重叠纵横比可以小于1。例如，在一些实施例中，重叠纵横比可以大于约0.05且小于1，在一些实施例中大于约0.1且小于约0.9，在一些实施中大于约0.2且小于约0.8，在一些实施例中大于约0.3且小于约0.7。

根据本公开的各方面，在一些实施例中，压敏电阻或压敏电阻阵列可具有的总纵横比被定义为压敏电阻或压敏电阻阵列的长度除以压敏电阻或压敏电阻阵列的宽度。在一些实施例中，总纵横比可以小于1。例如，在一些实施例中，总纵横比可以大于约0.05且小于1，在一些实施例中大于约0.1且小于约0.9，在一些实施中大于约0.2且小于约0.8，在一些实施例中大于约0.3且小于约0.7。

在一些实施例中，根据本公开各方面的压敏电阻或压敏电阻阵列可具有小于约40伏的钳位电压。例如，在一些实施例中，压敏电阻10的钳位电压可以在从约1伏至约24伏的范围内，在一些实施例中从约2伏至约12伏，在一些实施例中从约3伏至约8伏，在一些实施例中从约4伏至约6伏。

现在参考附图，将详细讨论本公开的示例性实施例。图1A-1D示出了根据本公开各方面的压敏电阻10的一个实施例。图1A是示出了压敏电阻10的一个实施例的各个层的示意性截面图。在一实施例中，压敏电阻10可以包括由例如陶瓷介电材料制成的多个大致平面介电层，如上所述。

参考图1A，压敏电阻10可以包括交替的第一层12和第二层14。每个第一层12可以包括与第一端子17连接的第一电极16，并且每个第二层14可以包括与第二端子19连接的第二电极18。电极16、18可以由导体比如钯、银、铂、铜或能够被印刷在介电层上的另一合适导体形成。

压敏电阻10还可包括顶部介电层20和底部介电层22。在一些实施例中，顶部和底部介电层20、22中的一个或多个可包括虚设电极24。尽管压敏电阻10示出为具有单个顶部介电层20和单个底部介电层22，但应当理解，可以使用任何合适数量的顶部或底部介电层20、22，而不背离本公开的范围。另外，在一些实施例中，顶部和底部介电层20、22可以不包括任何虚设电极24或任何电极。

还应理解，本公开不限于任何特定数量的介电电极层。例如，在一些实施例中，压敏电阻10可包括2个或更多个介电电极层、4个或更多个介电电极层、8个或更多个介电电极层、10个或更多个介电电极层、20个或更多个介电电极层、30个或更多个介电电极层或者任何合适数量的介电电极层。

参照图1C和1D，压敏电阻10可以具有第一端表面26。虽然未从图1C和1D中示出，但应当理解，压敏电阻10可以包括与第一端表面26相对并沿长度方向34偏移的第二端表面27。压敏电阻10也可以具有第一侧表面28，虽然未从图1C和1D中示出，但应当理解，压敏电阻可以包括与第一侧表面28相对并且沿宽度方向30偏移的第二侧表面29。

图1B示出了压敏电阻10的第一层12。在一些实施例中，层12、14和电极16、18可各自具有大致矩形形状。每个电极16、18可以具有在长度方向34上的长度36和在宽度方向30上的相应宽度38。

图1C示出了不带有任何端子的压敏电阻10。如上所述，在一些实施例中，压敏电阻10的顶部层22可以包括虚设电极24。第一电极16的边缘可以延伸至第一端表面26。参照图1D，压敏电阻10可以包括用于将压敏电阻10的内部电极16、18耦合至印刷电路板的终端结构。终端结构可以包括第一端子17和第二端子19。第一端子17和第二端子19可以包括铂、铜、钯、银或其他合适导体材料的金属化层。通过典型的加工技术比如溅射施加的铬/镍层，然后是银/铅层，可以用作终端结构的外部导电层。

如图1D所示，第一端子17可以设置在压敏电阻10的第一端表面26上，使得其与第一电极16电连接。第一电极16可以延伸到压敏电阻10的第一端表面26并与压敏电阻10连接。另外，第二端子19可以设置在压敏电阻的第二端表面27上，第二电极18可以延伸至压敏电阻10的第二端表面27并与第二端子19连接。

如上所述，顶部介电层20和/或底部介电层22可以包括虚设电极24。在一些实施例中，虚设电极24可以改善与端子17、19的电连接。例如，可以沿着第一和第二端表面26、27沉积端子材料，使得虚设电极24形成端子17、19的一部分，并且每个端子17、19缠绕在压敏电阻10的相应端部上。在一些实施例中，端子17、19可以在虚设电极24的顶部上沉积或以其他方式形成，使得端子17、19缠绕在压敏电阻10的每个端部上。然而，在其他实施例中，压敏电阻10可以不包括任何虚设电极24，并且端子17、19可以不沿着压敏电阻10的顶表面和底表面设置。例如，在一些实施例中，端子可以仅设置在第一和第二端表面26、27上。

参考图1D，压敏电阻10可具有在长度方向34上的总长度40和在宽度方向30上的总宽度42。总长度40和/或总宽度42可包括端子17、19。

参照图2A-2D，在另一实施例中，电极16、18中的至少一个可以构造为T电极。该实施例通常可以与图1A-1D所示的实施例类似地被构造。T电极可具有突出部54，其具有两个相对侧边缘和端边缘。T电极也可以具有一个或多个肩部56。参照图2A-2D，第一端子17可以沿着压敏电阻10的第一侧表面28或第二侧表面29中的至少一个与第一电极16连接。

根据本公开的各方面，T电极构造可以在电极16、18与端子17、19之间提供改善的电连接，这可以导致较低的有源电阻，并因此导致较低的钳位电压。如图2B和2C所示，在该实施例中，电极16可以延伸到第一侧表面28或第二侧表面29中的至少一个。例如，其中一个肩部56可以与第一侧表面28相交，而另一个肩部56可以与第二侧表面29相交。每个肩部56可以限定肩部56延伸第一和第二侧表面28、29之一所沿着的侧长度58。如图2D所示，在一些实施例中，端子17、19可以沿着第一侧表面28和/或第二侧表面29的一部分形成，使得端子17、19沿着侧表面28、29与相应的电极16、18电连接。在一些实施例中，压敏电阻10的总长度40除以压敏电阻10的侧长度58的侧长度比可以在从约2.5至约10的范围内，在一些实施例中从约3至约10，在一些实施例中从约4至约10，在一些实施方式中从约5至约10。

电极16、18可以重叠或交错，如图1A和2A所示。为了更好地说明这一点。图3A和3B描绘了堆叠在第二介电层14上的第一介电层12。图3A描绘了图1A-1D所示的矩形电极构造。在图3A和3B中，第一层12示出为部分透明，使得重叠区域60示出为第一电极16的阴影线图案和第二电极18的阴影线图案的组合。该重叠区域可以具有在宽度方向30上的宽度62和在长度方向34上的长度64。

通常，具有低电阻的压敏电阻提供低钳位电压。许多因素可导致压敏电阻的有源电阻，比如压敏电阻10的各种部件的几何构造和材料特性。例如，电极16、18可沿电极16、18的长度提供电阻。类似地，电极16、18与端子17、19之间的连接可以提供电阻。在一些实施例中，至少一个电极12可具有的电极纵横比定义为长度36除以宽度38。如上所述，在一些实施例中，电极纵横比可小于约1。

电极16、18之间的重叠区域60的形状也可能影响有源电阻，从而影响压敏电阻10的钳位电压。在一些实施例中，重叠区域60可以具有的重叠纵横比定义为重叠长度64除以重叠宽度62。如上所述，在一些实施例中，重叠区域纵横比可以小于约1。

压敏电阻10的整体形状也可能影响有源电阻，从而影响压敏电阻10的钳位电压。压敏电阻10可以具有的总纵横比定义为压敏电阻10的总长度40除以压敏电阻10的总宽度42。如上面所讨论，在一些实施例中，总纵横比可以小于约1。

图4描绘了根据图1和2所示的压敏电阻10的实施例的用于制造多个介电电极层12、14的面板布局66。电极16、18可使用任何合适的印刷技术印刷在介电材料片上。例如，可以使用利用电极油墨的丝网印刷。可以将各个介电电极层12、14堆叠、切块、压制和/或烧结，以形成压敏电阻10。例如，闸刀可以构造成比如沿着一条或多条纵向切割线68和一条或多条横向切割线70来将层压片切成小块。

图5描绘了根据图2A-2D所示的压敏电阻10的实施例的用于制造多个介电电极层12、14的面板布局66。可以使用上述的打印和切割技术。如上所述，可以沿着一条或多条纵向线68和一条或多条横向线68切割层压片。

虽然图4和5示出具有三乘二电极布置的六个电极16、17的面板布局66，但在其他实施例中，面板布局66可以包括其他数量和布局的电极。例如，在一些实施例中，面板布局66可以包括2至1000个电极，在一些实施例中为10至100个电极，在一些实施例中为20至50个电极。然而，可以在面板布局66上印刷任何合适数量的电极。

参照图6，在一些实施例中，可以形成包括多个压敏电阻的压敏电阻阵列100。在一实施例中，压敏电阻阵列100可包括三个压敏电阻。压敏电阻阵列100可以包括四对交替的层12、14，并且层12、14中的每个可以为每个压敏电阻提供三个电极16、18。图6所示的压敏电阻阵列10可以包括如图1A-1D所示的矩形电极16、18和/或如图2A-2D所示的T电极。压敏电阻阵列100可以与针对图1-4所示的单个压敏电阻实施例所说明的相似的方式制造。例如，可以将电极油墨印刷(例如使用丝网)在层压片上。在一些实施例中，可以使用图4和/或图5所示的面板布局66。如上所述，可以堆叠、切块、压制和/或烧结各个介电电极层12、14，以形成压敏电阻阵列100。

压敏电阻阵列100可以具有在长度方向34上的总长度102和在宽度方向30上的总宽度104。压敏电阻阵列100可以具有的总纵横比定义为总宽度104除以总长度102。在一些实施例中，总纵横比可以小于约1。

当发生电压瞬变或电压浪涌时，电流可能在电极16、18的两个或更多个之间流动。这可以防止电流流到电路板的一个或多个其他部件，从而保护电路板上的其他部件不受损坏。本文所述的压敏电阻10和/或压敏电阻阵列100可以特别适合于汽车应用。其他应用可包括为差模和共模瞬态电压浪涌保护提供浪涌保护。

参考以下示例可以更好地理解本发明。

示例

如本领域中已知的，电子设备的壳体尺寸可以表示为四位数代码(例如XXYY)，其中前两位数字(XX)是设备的长度，单位为毫米(或千分之一英寸)，而后两位(YY)是设备的宽度，单位为毫米(或千分之一英寸)。例如，常见的公制壳体尺寸可以包括2012、1608、0603。根据本公开的各方面，可以提供“反向几何”压敏电阻。例如，可以提供反向几何1220公制壳体尺寸压敏电阻(具有12毫米的长度和20毫米的宽度)。与常规的2012公制壳体尺寸压敏电阻(具有20毫米的长度和12毫米的宽度)相比，反向几何1220公制壳体尺寸压敏电阻可被“反转”。例如，反向几何1220公制壳体尺寸压敏电阻可以具有大体上矩形的电极。这种反向几何压敏电阻可具有约0.78的电极纵横比。在一些实施例中，反向几何1220公制壳体尺寸压敏电阻可以包括T电极。这种反向几何压敏电阻可具有约0.49的电极纵横比。每个上述反向几何1220压敏电阻可以具有约0.48的相应重叠纵横比和约0.67的相应总纵横比。

根据本公开各方面的反向几何压敏电阻的其他示例可以包括反向几何体0816压敏电阻和反向几何体0603。这些压敏电阻中的每个可以构造有矩形和/或T电极。

测试方法

以下部分提供了测试压敏电阻以确定各种压敏电阻特性的示例方法。

压敏电阻的钳位电压可以使用Keithley2400系列源测量单元(SMU)例如Keithley2410-C SMU进行测量。例如，根据ANSI标准C62.1，压敏电阻可能会受到8/20μs的电流波。电流波可以具有1mA的峰值电流值。可以选择峰值电流值，从而它使压敏电阻“钳位”电压，如下面更详细地说明。在图7中示出了示例性电流波。相对于时间(水平轴204)绘制电流(竖直轴202)。电流可以增加到峰值电流值206，然后衰减。“上升”时间段(由竖直虚线206示出)可以是从电流脉冲的发起(在t＝0处)到电流达到峰值电流值206的90％(由水平虚线208示出)的时间。“上升”时间可能是8μs。“衰减时间”(由竖直虚线210示出)可以是从电流脉冲的发起(在t＝0处)到峰值电流值206的50％(由水平虚线212示出)。“衰减时间”可能是20μs。钳位电压测量为电流波期间压敏电阻两端的最大电压。

参考图8，相对于通过压敏电阻的电流(竖直轴304)绘制了压敏电阻两端的电压(水平轴302)。如图8所示，一旦电压超过击穿电压306，流过压敏电阻的额外电流不会显著增加压敏电阻两端的电压。换句话说，压敏电阻将电压“钳位”在近似钳位电压308。因此，钳位电压308可以精确地测量为在电流波期间在压敏电阻两端测量的最大电压。只要峰值电流值310不会太大而损坏压敏电阻，这仍然适用。

在不脱离本发明的精神和范围的情况下，本领域的普通技术人员可以实践本发明的这些及其他修改和变化。另外，应当理解，各个实施例的各方面可以全部或部分互换。此外，本领域普通技术人员将理解，前述描述仅是示例性的，并且无意于限制本发明，因此在这样的所附权利要求中进一步描述。