阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 和泉正人 于 2019-01-07 设计创作，主要内容包括：实施方式的半导体装置具备第1导电型的第1半导体层、第2导电型的第2半导体层和第2导电型的第3半导体层。第2半导体层及第3半导体层设置在第1半导体层上。第2半导体层具有将其一部分有选择地除去的凹槽部和将其包围的外缘部。第3半导体层在沿着第2半导体层的凹槽部与第1半导体层之间的第1边界的第1方向上与第2半导体层隔开配置。与第1边界交叉的第2方向上的第1边界附近的第2导电型杂质分布、和外缘部与第1半导体层之间的第2边界附近处的第2方向上的第2导电型杂质分布大致相同,第2边界附近处的第2方向上的第2导电型杂质分布和第1半导体层与第3半导体层之间的第3边界附近处的第2方向的第2导电型杂质分布大致相同。(The semiconductor device of the embodiment includes a 1 st semiconductor layer of a 1 st conductivity type, a 2 nd semiconductor layer of a 2 nd conductivity type, and a 3 rd semiconductor layer of a 2 nd conductivity type. The 2 nd semiconductor layer and the 3 rd semiconductor layer are provided on the 1 st semiconductor layer. The 2 nd semiconductor layer has a recessed portion where a part thereof is selectively removed and an outer edge portion surrounding the recessed portion. The 3 rd semiconductor layer is spaced apart from the 2 nd semiconductor layer in a 1 st direction along a 1 st boundary between the groove portion of the 2 nd semiconductor layer and the 1 st semiconductor layer. The impurity distribution of the 2 nd conductivity type in the vicinity of the 1 st boundary in the 2 nd direction intersecting the 1 st boundary is substantially the same as the impurity distribution of the 2 nd conductivity type in the 2 nd direction in the vicinity of the 2 nd boundary between the outer edge portion and the 1 st semiconductor layer, and the impurity distribution of the 2 nd conductivity type in the 2 nd direction in the vicinity of the 2 nd boundary is substantially the same as the impurity distribution of the 2 nd conductivity type in the 2 nd direction in the vicinity of the 3 rd boundary between the 1 st semiconductor layer and the 3 rd semiconductor layer.)

半导体装置

本申请基于日本特许申请2018－154593号(申请日：2018年8月21日)主张优先权。本申请通过参照该基础申请而包括其全部内容。

技术领域

本发明涉及半导体装置。

背景技术

在电力控制中使用的半导体装置例如具备P型半导体层、N型半导体层、及配置在其之间的杂质浓度较低的低浓度层，即所谓I层(Intrinsic layer，本征层)或漂移层。在这样的构造的半导体装置中，例如如果从P型半导体层向低浓度层内注入的空穴的量变多，则通态电阻被降低，但从接通状态向断开状态的开关速度变慢。因而，为了减小通态电阻且提高开关速度，适当地控制向低浓度层的空穴的注入量是重要的。

发明内容

本发明提供一种能够控制向低浓度层的载流子注入，使破坏耐受量提高的半导体装置。

有关技术方案的半导体装置具备第1导电型的第1半导体层、第2导电型的第2半导体层和第2导电型的第3半导体层。上述第2半导体层及上述第3半导体层设置在上述第1半导体层上。上述第2半导体层具有将其一部分有选择地除去的凹槽部和将上述凹槽部包围的外缘部。上述第3半导体层在第1方向上与上述第2半导体层隔开而配置，该第1方向是沿着上述第2半导体层的上述凹槽部与上述第1半导体层之间的第1边界的方向。与上述第1边界交叉的第2方向上的上述第1边界附近的第2导电型杂质分布、和上述外缘部与上述第1半导体层之间的第2边界附近处的上述第2方向上的第2导电型杂质分布大致相同，上述第2边界附近处的上述第2方向上的第2导电型杂质分布和上述第1半导体层与上述第3半导体层之间的第3边界附近处的上述第2方向上的第2导电型杂质分布大致相同。

附图说明

图1是表示有关第1实施方式的半导体装置的示意剖视图。

图2是表示有关第1实施方式的半导体装置的示意平面图。

图3的(a)及图3的(b)是表示有关第1实施方式的半导体装置的杂质分布的示意图。

图4是表示有关第1实施方式的第1变形例的半导体装置的示意剖视图。

图5是表示有关第1实施方式的第2变形例的半导体装置的示意剖视图。

图6是表示有关第1实施方式的第3变形例的半导体装置的示意剖视图。

图7的(a)及图7的(b)是表示有关第1实施方式的第3变形例的半导体装置的示意平面图。

图8是表示有关第1实施方式的第4变形例的半导体装置的示意剖视图。

图9是表示有关第2实施方式的半导体装置的示意剖视图。

图10是表示有关第2实施方式的半导体装置的示意平面图。

图11是表示有关第2实施方式的第1变形例的半导体装置的示意剖视图。

图12是表示有关第2实施方式的第2变形例的半导体装置的示意剖视图。

图13是表示有关第2实施方式的第2变形例的半导体装置的示意平面图。

图14是表示有关第2实施方式的第3变形例的半导体装置的示意剖视图。

具体实施方式

以下，参照附图对实施方式进行说明。对于图中的相同部分赋予相同的标号而适当省略其详细的说明，对不同的部分进行说明。另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有根据图面而将相互的尺寸及比率不同地表示的情况。

进而，使用在各图中表示的X轴、Y轴及Z轴说明各部分的配置及结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。此外，有将Z方向设为上方、将其相反方向设为下方而说明的情况。

(第1实施方式)

图1是表示有关第1实施方式的半导体装置1的示意剖视图。

图2是表示有关第1实施方式的半导体装置1的示意平面图。图1是表示沿着图2中所示的A－A线的截面的示意图。

半导体装置1例如是FRD(快恢复二极管，Fast Recovery Diode)。

如图1所示，半导体装置1具备N型阴极层10、I层20和P型阳极层30。I层20设置在N型阴极层10与P型阳极层30之间。I层20例如是包含比N型阴极层10低浓度的N型杂质的N型半导体层。

N型阴极层10例如是N型硅基板。此外，I层20例如是在N型硅基板上外延生长的N型硅层。P型阳极层30例如是在N型硅层中有选择地形成的P型扩散层。

P型阳极层30包括凹槽部31和外缘部33。凹槽部31是Z方向的厚度比P型阳极层30中的外缘部33薄的部分(以下同样)。凹槽部31通过将P型阳极层30的一部分有选择地除去而形成。凹槽部31的Z方向上的厚度比外缘部33的Z方向的厚度薄。如图2所示，外缘部33例如以将凹槽部31包围的方式配置。

半导体装置1还具备护环层40。护环层40例如是P型半导体层，与P型阳极层30同时形成。此外，护环层40以在沿着I层20与凹槽部31的边界的方向(例如，X方向、Y方向)上与P型阳极层30隔开的方式设置。如图2所示，护环层40以将P型阳极层30包围的方式设置。

半导体装置1还具备阴极电极50、阳极电极60和护环电极70。阴极电极50设置在N型阴极层10的背面侧，与N型阴极层10相连接。阳极电极60例如设置在凹槽部31之上，与P型阳极层30相连接。护环电极70与护环层40相连接。

半导体装置1还具备绝缘膜45和钝化膜75。

绝缘膜45以将P型阳极层30的外缘部33、护环层40的内缘、以及在P型阳极层30与护环层40之间露出的I层20覆盖的方式设置。绝缘膜45例如是氧化硅膜。钝化膜75以将阳极电极60的一部分、绝缘膜45和护环电极70覆盖的方式设置。钝化膜75例如是绝缘性的树脂膜。

图3的(a)及图3的(b)是表示有关第1实施方式的半导体装置1的杂质分布的示意图。图3的(a)是表示P型阳极层30的外缘部33及护环层40的杂质分布的示意图。图3的(b)是表示P型阳极层30的凹槽部31中的杂质分布的示意图。

图3的(a)及图3的(b)中表示的“NI”及“PI”分别表示N型杂质及P型杂质的浓度分布。此外，“LB”表示I层20与P型阳极层30之间的边界、或I层20与护环层40之间的边界。

P型阳极层30及护环层40被同时形成。P型阳极层30及护环层40例如通过将P型杂质向硅层有选择地离子注入、然后由热处理使其扩散而形成。因而，以在深度方向(－Z方向)的P型杂质分布大致相同的方式形成P型阳极层30及护环层40。

图3的(a)所示的P型杂质的峰值浓度Pmax例如是1×10¹⁸cm^－3以上。此外，I层20中的N型杂质的浓度例如是1×10¹⁷cm^－3以下。

如图3的(b)所示，凹槽部31通过将P型阳极层30的一部分有选择地除去(使其凹陷)而形成。在凹槽部31中，将P型阳极层30中的P型杂质的高浓度区域除去，但I层20与P型阳极层30之间的边界附近的P型杂质的分布被保持。

即，凹槽部31中的I层20与P型阳极层30之间的边界附近的P型杂质分布和外缘部33中的I层20与P型阳极层30之间的边界附近的P型杂质分布大致相同。此外，凹槽部31中的I层20与P型阳极层30之间的边界附近的P型杂质分布也和I层20与护环层40之间的边界附近的P型杂质分布大致相同。

进而，凹槽部31中的P型杂质的量依存于从外缘部33的上表面的水平到凹槽部31的上表面的－Z方向的深度(以下设为凹槽量LA)。例如，如果增大凹槽量LA，则P型杂质的量减少，如果减少凹槽量LA，则P型杂质的量变多。即，在对半导体装置1向顺方向施加偏压时从P型阳极层30向I层20注入的空穴的量可以由凹槽量LA控制。

在本实施方式中，通过控制凹槽量LA，能够适当地设定从P型阳极层30向I层20的空穴注入量，匹配于半导体装置1的用途而将通态电阻及开关速度优化。

进而，在半导体装置1中，能够使P型阳极层30的外周部、即所谓的末端部的破坏耐受量提高。例如，末端部优选的是保持能够将额定电流的2～3倍的电流遮断的耐受量。在这样的电流水平下的破坏模式中，有由于焦耳热而材料熔融的模式和由于电场集中被破坏的模式。相对于此，通过使构成P型阳极层30的外缘部33及护环层40的P型扩散层的深度及剖面一致，能够使末端部的破坏耐受量提高。

在本实施方式中，通过将P型阳极层30及护环层40同时形成，能够在外缘部33及护环层40中得到大致相同的P型杂质分布。此外，与凹槽部31相比，在外缘部33及护环层40中，将P型扩散层的剖面在－Z方向上保持为较厚。由此，能够使半导体装置1的末端区域中的破坏耐受量提高。即，在半导体装置1中，能够在确保其破坏耐受量的同时将通态电阻及开关速度优化。

图4是表示有关第1实施方式的第1变形例的半导体装置2的示意剖视图。半导体装置2具有图2所示的P型阳极层30及护环层40的平面配置。图4是表示沿着图2中所示的A－A线的截面的示意图。

如图4所示，半导体装置2还具备P型接触层35。P型接触层35设置在P型阳极层30的凹槽部31与阳极电极60之间。P型接触层35含有比凹槽部31中的P型杂质的峰值浓度(参照图3的(b))高浓度的P型杂质。由此，在P型接触层35与阳极电极60之间例如能够形成欧姆接触。

P型接触层35例如通过对凹槽部31的表层离子注入P型杂质而形成。此时，将注入能量设定得较低，以在低掺杂量下得到具有较高的峰值浓度的P型杂质的分布。进而，通过短时间的热处理使P型杂质活性化。由此，能够抑制P型杂质的扩散，将P型接触层35形成得较浅。P型接触层35例如形成为，Z方向的厚度比凹槽部31的Z方向的厚度薄。

这样的P型接触层35形成为，不使I层20与阳极电极60之间的P型杂质量大幅增加而包含高浓度的P型杂质。在该例中，也能够通过控制凹槽量LA，使从P型阳极层30向I层20的空穴注入量适当化。

图5是表示有关第1实施方式的第2变形例的半导体装置3的示意剖视图。半导体装置3具有图2所示的P型阳极层30及护环层40的平面配置。图5是表示沿着图2中所示的A－A线的截面的示意图。

如图5所示，半导体装置3具备P型接触层37。P型接触层37设置在P型阳极层30的凹槽部31与阳极电极60之间。P型接触层37形成为，包括相互隔开的多个区域。P型接触层37例如由与P型接触层35(参照图4)相同的方法形成，包含比凹槽部31中的P型杂质的峰值浓度(参照图3的(b))高浓度的P型杂质。P型接触层37例如形成为，Z方向的厚度比凹槽部31的Z方向的厚度薄。

在半导体装置3中，通过将P型接触层37形成为包含相互隔开的多个区域，与半导体装置2相比能够抑制I层20与阳极电极60之间的P型杂质量的增加。在该例中，也能够在P型接触层37与阳极电极60之间形成欧姆接触。此外，通过控制凹槽量LA，能够使从P型阳极层30向I层20的空穴注入量适当化。

图6、图7的(a)及图7的(b)是表示有关第1实施方式的第3变形例的半导体装置4的示意图。图6是表示沿着图7的(a)中所示的B－B线或图7的(b)中所示的C－C线的截面的示意图。图7的(a)及图7的(b)是表示半导体装置4的P型阳极层30及护环层40的配置的示意平面图。

如图6所示，半导体装置4的P型阳极层30包括凹槽部31、凸部32和外缘部33。凹槽部31通过将P型阳极层30的一部分有选择地除去而形成。凸部32残留在将P型阳极层30有选择地除去后的区域之间。

如图7的(a)所示，在P型阳极层30中形成有多个凹槽部31。凸部32残留在相邻的凹槽部31之间。此外，外缘部33以将凹槽部31与凸部32包围的方式设置。

如图7的(b)所示，半导体装置4也可以具有在形成于P型阳极层30中的凹槽部31的内部以岛状残留有多个凸部32的结构。

如图6所示，半导体装置4的阳极电极60以将凹槽部31及凸部32覆盖的方式设置。阳极电极60与凹槽部31及凸部32接触。凸部32例如具有图3的(a)所示的P型杂质的分布。因而，在半导体装置4中，能够在阳极电极60与凸部32的上表面之间得到欧姆接触。

在该例中，除了对应于凹槽部31的凹槽量LA(参照图3的(b))以外还控制凹槽部31与凸部32的面积比，能够将从P型阳极层30向I层20注入的空穴的量适当化。

图8是表示有关第1实施方式的第4变形例的半导体装置5的示意剖视图。半导体装置5具有图7的(a)或图7的(b)所示的P型阳极层30及护环层40的平面配置。图8是表示沿着图7的(a)中所示的B－B线或图7的(b)中所示的C－C线的截面的示意图。

如图8所示，半导体装置5还具备P型接触层39。P型接触层39设置在P型阳极层30的凹槽部31与阳极电极60之间。P型接触层39包含比凹槽部31中的P型杂质的峰值浓度(参照图3的(b))高浓度的P型杂质。由此，除了凸部32的上表面以外，还能够在P型接触层39与阳极电极60之间形成欧姆接触。此外，P型接触层39形成为Z方向的厚度比凹槽部31的Z方向的厚度薄，以使I层20与阳极电极60之间的P型杂质量不大幅增加。

(第2实施方式)

图9及图10是表示有关第2实施方式的半导体装置6的示意图。

图9是表示沿着图10中所示的D－D线的截面的示意图。图10是表示半导体装置6的P型阳极层30及护环层40的配置的示意平面图。

如图9及图10所示，半导体装置6的P型阳极层30具有凹槽部31和外缘部33。凹槽部31包括第1区域31a和第2区域31b。第1区域31a包含比第2区域31b高浓度的P型杂质。

在本实施方式中，P型阳极层30的外缘部33及护环层40也具有图3的(a)所示的P型杂质分布。相对于此，第1区域31a具有图3的(b)所示的P型杂质分布。第1区域31a与I层20的边界附近的Z方向的P型杂质分布和外缘部33与I层20的边界附近的Z方向的P型杂质分布大致相同。

第2区域31b具有比图3的(b)所示的P型杂质分布低浓度的P型杂质分布。由此，例如与半导体装置1相比，在半导体装置6中，能够抑制从P型阳极层30向I层20注入的空穴的量。此外，通过控制对应于凹槽部31的凹槽量LA(参照图3的(b))，能够使向I层20注入的空穴的量在更大的范围中适当化。

P型阳极层30例如通过在向作为I层20的低杂质浓度的N型半导体层中有选择地离子注入P型杂质后，由热处理使P型杂质扩散而形成。向作为第1区域31a及外缘部33的部分注入的P型杂质的掺杂量设定为比向作为第2区域31b的部分注入的P型杂质的掺杂量多。在本实施方式中，护环层40也与P型阳极层30同时形成。在P型阳极层30中，在使P型杂质扩散后，将P型扩散层的一部分有选择地除去。

图11是表示有关第2实施方式的第1变形例的半导体装置7的示意剖视图。半导体装置7具有图10所示的P型阳极层30及护环层40的平面配置。图11是表示沿着图10中所示的D－D线的截面的示意图。

如图11所示，半导体装置7还具备P型接触层83。P型接触层83设置在P型阳极层30的第1区域31a与阳极电极60之间。P型接触层83包含比第1区域31a中的P型杂质的峰值浓度(参照图3的(b))高浓度的P型杂质。由此，在P型接触层83与阳极电极60之间能够形成欧姆接触。P型接触层83例如形成为，Z方向的厚度比凹槽部31的Z方向的厚度薄。

图12及图13是表示有关第2实施方式的第2变形例的半导体装置8的示意图。图12是表示沿着图13中所示的E－E线的截面的示意图。图13是表示半导体装置8的P型阳极层30及护环层40的配置的示意平面图。

如图12及图13所示，半导体装置8的P型阳极层30具有凹槽部31、外缘部33和低浓度部85。凹槽部31通过将具有与外缘部33大致相同的P型杂质分布的P型扩散层的一部分有选择地除去而形成。低浓度部85包含比凹槽部31低浓度的P型杂质。

如图13所示，凹槽部31被配置为岛状，低浓度部85以将凹槽部31包围的方式设置。外缘部33以将低浓度部85包围的方式设置。此外，护环层40以将P型阳极层30包围的方式设置。

在本实施方式中，P型阳极层30的外缘部33及护环层40具有图3的(a)所示的P型杂质分布。相对于此，凹槽部31具有图3的(b)所示的P型杂质分布。凹槽部31与I层20的边界附近的Z方向的P型杂质分布和外缘部33与I层20的边界附近的Z方向的P型杂质分布大致相同。

低浓度部85具有比图3的(b)所示的P型杂质分布低浓度的P型杂质分布。由此，在半导体装置8中，能够抑制从P型阳极层30向I层20注入的空穴的量。进而，通过控制对应于凹槽部31的凹槽量LA(参照图3的(b))，能够使向I层20注入的空穴的量适当化。

图14是表示有关第2实施方式的第3变形例的半导体装置9的示意剖视图。半导体装置9具有图13所示的P型阳极层30及护环层40的平面配置。图14是表示沿着图13中所示的E－E线的截面的示意图。

如图14所示，半导体装置9还具备P型接触层87。P型接触层87设置在P型阳极层30的凹槽部31与阳极电极60之间。P型接触层87包含比凹槽部31中的P型杂质的峰值浓度(参照图3的(b))高浓度的P型杂质。由此，在P型接触层87与阳极电极60之间能够形成欧姆接触。P型接触层87例如形成为Z方向的厚度比凹槽部31的Z方向的厚度薄。

在上述实施方式中，通过设置将构成P型阳极层30的P型扩散层的一部分有选择地除去后的凹槽部31，抑制向I层20的空穴注入，使从接通状态向断开状态的开关速度提高。同时，通过以具有大致相同的P型杂质分布的方式将P型阳极层30的外缘部33和护环层40形成，能够使末端部中的破坏耐受量提高。

此外，在由于将P型扩散层的一部分有选择地除去而P型阳极层30与阳极电极60之间的接触电阻变大的情况下，通过在凹槽部31与阳极电极60之间适当配置P型接触层35、37、39、83及87，能够降低接触电阻。在P型杂质的离子注入中，各P型接触层例如通过低能量、低掺杂量的条件形成，并使用能够抑制P型杂质的扩散的热处理条件形成。

以上，说明了第1及有关第2实施方式的半导体装置，但实施方式并不限定于这些。例如在上述结构中，也可以是使导电型反转的结构。此外，图2、图7的(a)、图7的(b)、图10、图13所示的P型阳极层30及护环层40的平面配置是例示，并不限定于这些。例如，P型阳极层30也可以是具有形成为条带状的多个凹槽部31的结构。

说明了本发明的一些实施方式进行了说明，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。