阅读说明：本技术 一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法 (High-phase-precision voltage-controlled delay line structure for multi-phase delay phase-locked loop and implementation method thereof ) 是由 佟星元 吴进武 董嗣万 于 2019-10-30 设计创作，主要内容包括：本发明公开了一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实现方法,包括n级相位输出电路；第一级的相位输出电路的单端-差分电路用于接入参考时钟REF,其他级的相位输出电路的单端-差分电路连接前一级的相位输出电路的差分-单端电路的输出；每级相位输出电路的延时单元的输入连接该级相位输出电路的单端-差分电路的输出,每级相位输出电路的延时单元的输出连接该级相位输出电路的差分-单端电路的输入。本发明能够从电路层面上减小匹配误差,也能够节省芯片面积和功耗。(The invention discloses a high-phase precision voltage-controlled delay line structure for a multiphase delay phase-locked loop and an implementation method thereof, wherein the high-phase precision voltage-controlled delay line structure comprises an n-level phase output circuit; the single-ended-differential circuit of the phase output circuit of the first stage is used for accessing a reference clock REF, and the single-ended-differential circuit of the phase output circuit of the other stage is connected with the output of the differential-single-ended circuit of the phase output circuit of the previous stage; the input of the delay unit of each stage of phase output circuit is connected with the output of the single-end-differential circuit of the stage of phase output circuit, and the output of the delay unit of each stage of phase output circuit is connected with the input of the differential-single-end circuit of the stage of phase output circuit. The invention can reduce the matching error from the circuit level and can also save the chip area and the power consumption.)

一种用于多相位延时锁相环的高相位精度压控延迟线结构及 其实现方法

技术领域

本发明属于集成电路技术领域，特别涉及一种用于多相位延时锁相环的高相位精度压控延 迟线结构及其实现方法。

背景技术

随着IC设计技术的进步和工艺尺寸的缩小，片上系统规模越来越大，工作频率也越来越 高，片内时钟成为主流选择。

延时锁相环(Delay Locked Loop，DLL)是时间数字转换器(Time-to-DigitalConverter， TDC)的重要模块。为了将TDC中记录的时间间隔数字化，通常需要多个高相位精度时钟。 与数字DLL相比，模拟DLL因在更低的功耗下可获得更高的精度和更低的抖动而被普遍应用 于TDC中。然而，对于传统多相位DLL，压控延迟线(Voltage-Controlled DelayLine，VCDL) 采用延时单元相级联方式来输出多相位时钟，传统结构通过图1示出，其任意两级相位输出电 路之间存在不匹配的情况；特别是第一级和最后一级都与其他中间级完全不同，使得任意两个 输出相位之间的相位误差比较大。

综上，亟需一种用于多相位延时锁相环的高相位精度压控延迟线结构。

发明内容

本发明的目的在于提供一种用于多相位延时锁相环的高相位精度压控延迟线结构及其实 现方法，以解决上述存在的一个或多个技术问题。本发明针对由级间失配导致的相位误差，提 出了一种匹配性更好的高相位精度VCDL结构，其通过为各级相位输出电路匹配相同模块， 并采用首尾相连的级间连接方式来输出多相位时钟，一方面能够从电路层面上减小匹配误差， 另一方面也因为电路结构的简单能够节省芯片面积和功耗。

为达到上述目的，本发明采用以下技术方案：

本发明的一种用于多相位延时锁相环的高相位精度压控延迟线结构，包括n级相位输出电 路；

每级相位输出电路包括：

单端-差分电路，用于输出差分信号；

延时单元，用于对所述单端-差分电路输出的差分信号进行延时；

差分-单端电路，用于将所述延时单元的差分输出信号转换成单端信号，作为各级相位输 出电路的输出时钟信号；

其中，第一级的相位输出电路的单端-差分电路用于接入参考时钟REF，其他级的相位输 出电路的单端-差分电路连接前一级的相位输出电路的差分-单端电路的输出；

每级相位输出电路的延时单元的输入连接该级相位输出电路的单端-差分电路的输出，每 级相位输出电路的延时单元的输出连接该级相位输出电路的差分-单端电路的输入。

本发明的进一步改进在于，所述压控延迟线结构的输入信号周期为T，经过延时单元的延 时处理后，得到每级延时为T/n的n路时钟信号。

本发明的进一步改进在于，每级相位输出电路的延时单元均采用差分对型电路结构。

本发明的进一步改进在于，最后一级的差分-单端电路的输出连接有单端-差分转换电路， 用于保证每级电路在结构上的一致性。

本发明的一种用于多相位延时锁相环的高相位精度压控延迟线结构的实现方法，基于现有 的压控延迟线结构，包括n级相位输出电路，还包括：

在现有的压控延迟线结构中，将各级相位输出电路的差分延迟电路之间的连接断开；

第二级相位输出电路至第n级相位输出电路中，每级相位输出电路均增加一个单端-差分 电路；其中，每级相位输出电路的单端-差分电路的输出与本级相位输出电路的差分延迟电路 的输入相连接，每级相位输出电路的单端-差分电路的输入与上一级相位输出电路的差分-单端 电路的输出相连接。

本发明的进一步改进在于，所述现有的压控延迟线结构包括：单端-差分电路和多级相位 输出电路；

多级相位输出电路中，各级相位输出电路均由差分延迟电路和差分-单端电路相连接构成； 其中，差分延迟电路的输出作为差分-单端电路的输入，差分单端电路的输出作为各级相位输 出电路的输出时钟信号；

单端-差分电路用于输出差分信号；单端-差分电路用于接入参考时钟REF；

单端-差分电路的输出接入第一级相位输出电路中差分延迟电路的输入；第二级至第n级 相位输出电路中，相位输出电路中的差分延迟电路的输入连接前一级相位输出电路中的差分延 迟电路。

与现有技术相比，本发明具有以下有益效果：

本发明针对由级间失配导致的相位误差，提出了一种匹配性更好的高相位精度VCDL结 构。本发明的压控延迟线结构，通过为各级相位输出电路匹配相同模块，并采用首尾相连的级 间连接方式来输出多相位时钟，一方面能够从电路层面上减小匹配误差，另一方面也因为电路 结构简单而能够节省芯片面积和功耗。

本发明的VCDL结构中，每级相位输出电路包括单端–差分电路(模块I)，延时单元(模 块Ⅱ)和差分–单端电路(模块Ⅲ)三部分。在电路模块I中，单端–差分电路的输入接系统的 参考时钟REF或前一级的输出，经过内部电路的转换后，输出差分信号INa和INb。在电路 模块II中，延时单元采用差分对型电路结构，其差分输入与单端–差分电路的输出INa和INb 相连，并输出差分信号OUTa和OUTb，该结构在实现延时作用的同时，可降低噪声对电路的 影响。在电路模块Ⅲ中，差分–单端电路的输入与延时单元的输出OUTb和OUTa相连，并输出单端时钟信号OUTn；考虑到负载效应，为最后一级差分–单端电路添加了一个STD，使这n个相位输出电路匹配性更好。本发明提供的电路结构简单，易实现，能更好地满足低功耗小型化集成电路发展的需要。

本发明的方法，可实现本发明的用于多相位延时锁相环的高相位精度压控延迟线结构。本 发明实现的电路结构简单，能更好地满足低功耗小型化集成电路发展的需要。

本发明的VCDL结构，不需要添加任何校准电路，而是通过自身电路结构的优化，保证 了每一级电路结构的一致性，在实现与以上所述成果相当的相位精度情况下，每一级电路平均 电流约为540μA，具有低功耗的特点。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面对实施例或现有技术描述 中所需要使用的附图做简单的介绍；显而易见地，下面描述中的附图是本发明的一些实施例， 对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他 的附图。

图1是现有的VCDL结构实现电路结构示意图；

图2是本发明实施例的一种用于多相位延时锁相环的高相位精度压控延迟线结构的示意 图；

图3是传统VCDL结构与本发明实施例的VCDL结构输出相位仿真结果示意图；图3中的(a)为传统现有的VCDL结构输出相位仿真结果示意图，图3中的(b)为本发明实施例 的VCDL结构输出相位仿真结果示意图。

具体实施方式

为使本发明实施例的目的、技术效果及技术方案更加清楚，下面结合本发明实施例中的附 图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例是本发明一 部分实施例。基于本发明公开的实施例，本领域普通技术人员在没有做出创造性劳动的前提下 所获得的其它实施例，都应属于本发明保护的范围。

请参阅图2，本发明实施例的一种用于多相位延时锁相环的高相位精度压控延迟线结构， 本发明的压控延迟线结构，是一种电路实现简单的多相位DLL的高相位精度VCDL结构；实 现电路的所有晶体管均采取同一种制作工艺。本发明中，每级相位输出电路包括单端-差分电 路(模块I)，延时单元(模块Ⅱ)和差分-单端电路(模块Ⅲ)三部分。

具体的，本发明的高相位精度压控延迟线(Voltage-Controlled-Delay Line,VCDL)结构， 包括n(大于等于2)级相位输出电路；每级相位输出电路包括：单端-差分电路STD (Single-to-Differential)，用于输出差分信号；延时单元，用于对所述单端-差分电路输出的差 分信号进行延时；差分-单端电路DTS(Differential-to-Single)，用于将所述延时单元的差分输 出信号转换成单端信号，作为各级相位输出电路的输出时钟信号；其中，第一级的相位输出电 路的单端-差分电路用于接入参考时钟REF，其他级的相位输出电路的单端-差分电路连接前一 级的相位输出电路的差分-单端电路的输出；每级相位输出电路的延时单元的输入连接该级相 位输出电路的单端-差分电路的输出，每级相位输出电路的延时单元的输出连接该级相位输出 电路的差分-单端电路的输入。

模块I所示单端–差分电路的输入接系统的参考时钟REF或前一级的输出，经过内部电路 的转换后，输出差分信号INa和INb，用来给延时单元提供一对差分信号。

模块II所示延时单元采用差分对型电路结构，其差分输入与单端-差分电路的输出INa和 INb相连，并输出差分信号OUTa和OUTb，该结构在实现延时作用的同时，可降低噪声对电 路的影响；假设输入信号周期为T，VCDL有n级相位输出电路，则经过延时单元的处理后， 得到每级延时为T/n的n路时钟信号。

模块Ⅲ所示差分-单端电路的输入与延时单元的输出OUTb和OUTa相连，并输出时钟信 号OUTn，用来将延时后的差分信号以单端时钟信号的形式输出；考虑到负载效应，为最后一 级差分-单端电路添加了一个STD，使这n个相位输出电路匹配性更好。

本发明实施例中的解释：

DLL：Delay Locked Loop，延迟锁相环；TDC：Time-to-Digital Converter，时间数字转换 器；VCDL：Voltage-Controlled Delay Line，压控延迟线。

表1传统VCDL结构与本发明实施例VCDL结构相位精度对比*

*本数据以T＝10ns,n＝4条件下的仿真结果为依据

本发明实施例中，每级相位输出电路所包括单端-差分电路、延时单元和差分-单端电路均 有多种实现方式，本发明并不限制某单个模块电路的具体实现方式。

为了验证本发明实施例VCDL结构的效果，在电源电压为1.8V，周期为10ns，n＝4条件 下，分别对包含传统VCDL结构和本实施例VCDL结构的DLL进行了仿真对比，其中，STD 电路采用了文献(Seung-Jun Bae,Hyung-Joon Chi,Hyung-Rae Kim and Hong-June Park,"A3Gb/s 8b single-ended transceiver for 4-drop DRAM interface with digitalcalibration of equalization skew and offset coefficients,"ISSCC.2005,pp.520-521.)中所示的结构，由反相器电路实现；延时电 路采用了文献(J.Wu,Y.Zhang,R.Zhao,K.Zhang,L.Zheng and W.Sun,“Low-jitter DLL applied for two-segment TDC,”IETCircuits,Devices&Systems,vol.12,no.1,pp.17-24,Jan.2018.)中 所示的差分电路结构；DTS电路采用了文献(Joonsuk Lee,and Beomsup Kim,A Low-Noise Fast-Lock Phase-Locked Loop with Adaptive Bandwidth Control,IEEE Journal of Solid-StateCircuits,vol.35,no.8,pp.1137-1145.Aug.2000.)中所示的结构。

请参阅图3，相位精度仿真结果在图3中已示出，并将数据整理在表1中。每相邻两个输 出信号之间所期望的相位差为π/2，即2.5ns，实际上仿真结果显示传统VCDL结构的最大相位 误差率为-6.8％，即延时了2.33ns，误差为0.17ns，而本发明实施例的最大相位误差率只有0.8％， 即延时了2.52ns，误差为0.02ns，本发明实施例VCDL结构的相位精度较传统VCDL结构大 大提高。

另外，为了提高相位精度，当前已有一些校准方案。H.-H.Chang,J.-Y.Chang和C.-Y.Kuo 等人在题为“A 0.7-2-GHz self-calibrated multiphase delay-locked loop”的论文中提出数字自校准 技术，用数字校准电路调节VCDL的每一级输出，完成对相位精度的改善，包括数字校准电 路在内，VCDL每一级电路的平均电流为5mA。S.Hwang,K.Kim和J.Kim等人在题为“A Self-Calibrated DLL-Based Clock Generator for an Energy-AwareEISC Processor”的论文中提出 模拟校准技术，给VCDL的每一级输出加入模拟校准电路，包括模拟校准电路在内，VCDL 每一级电路的平均电流为930μA；本发明实施例的VCDL结构，不需要添加任何校准电路， 而是通过自身电路结构的优化，保证了每一级电路结构的一致性，在实现与以上所述成果相当 的相位精度情况下，每一级电路平均电流为540μA，具有低功耗的特点。

综上，本发明实施例提供了一种应用于多相位DLL的高相位精度VCDL结构，其实现电 路简单，除第1级外，每级相位输出电路仅需在传统VCDL结构电路的基础上增加1个STD即可实现。与传统的VCDL结构电路相比，本发明所公开VCDL结构的实施电路通过对每级 相位输出电路进行结构匹配，减小因级间失配导致的相位误差，从而提高输出相位精度，同时也实现了芯片的低功耗和小型化。

本发明实施例的一种用于多相位延时锁相环的高相位精度压控延迟线结构的实现方法，基 于现有的压控延迟线结构，包括n级相位输出电路，包括：

在现有的压控延迟线结构中，将各级相位输出电路的差分延迟电路之间的连接断开；

第二级相位输出电路至第n级相位输出电路中，每级相位输出电路均增加一个单端-差分 电路；其中，每级相位输出电路的单端-差分电路的输出与本级相位输出电路的差分延迟电路 的输入相连接，每级相位输出电路的单端-差分电路的输入与上一级相位输出电路的差分-单端 电路的输出相连接。

所述现有的压控延迟线结构包括：单端-差分电路和多级相位输出电路；

多级相位输出电路中，各级相位输出电路均由差分延迟电路和差分-单端电路相连接构成； 其中，差分延迟电路的输出作为差分-单端电路的输入，差分单端电路的输出作为各级相位输 出电路的输出时钟信号；

单端-差分电路用于输出差分信号；单端-差分电路用于接入参考时钟REF；

单端-差分电路的输出接入第一级相位输出电路中差分延迟电路的输入；第二级至第n级 相位输出电路中，相位输出电路中的差分延迟电路的输入连接前一级相位输出电路中的差分延 迟电路。

综上所述，本发明公开了一种用于多相位延迟锁相环(Delay Locked Loop,DLL)的高相 位精度压控延迟线(Voltage-Controlled Delay Line,VCDL)结构，主要解决了由于VCDL的级 间失配所引起的输出相位误差较大的问题。本发明公开的VCDL结构的每级相位输出电路由 单端–差分电路(如图1模块Ⅰ所示)，延时单元(如图1模块Ⅱ)和差分–单端电路(如图1 模块Ⅲ所示)三部分构成，其中，单端–差分电路用来将单端输入信号转换成差分信号；延时 单元则负责完成将差分输入信号延时输出的任务；差分–单端电路用来将延时单元输出的差分 信号转换成单端时钟信号输出。输入时钟通过由这三个模块构成的相位输出电路后，均匀输出 相同频率不同相位的时钟信号。本发明公开的VCDL结构所对应的电路功耗低，规模小，适 合低功耗小型化电路设计。

以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进 行了详细的说明，所属领域的普通技术人员依然可以对本发明的具体实施方式进行修改或者等 同替换，这些未脱离本发明精神和范围的任何修改或者等同替换，均在申请待批的本发明的权 利要求保护范围之内。