具体实施方式

在下文中，将参考附图来详细描述实施例。

图1是根据实施例的时钟发生器1的框图。时钟发生器1可以包括锁相环(PLL)电路PLL_CKT，其中PLL电路PLL_CKT可以包括分数分频控制电路10、辅助PLL电路20、亚采样PLL电路30和压控振荡器(VCO)40。根据一些实施例，可以以诸如环形振荡器或电感-电容器(LC)振荡器等的各种配置来实现VCO 40，所述配置在下文中可以用作示例。在下文中，为了便于描述，相位延迟和时间延迟可以互换使用。此后，“PLL x”和“DLL y”将分别是指“PLL电路x”和“DLL电路y”等，其中“x”或“y”是所讨论的电路元件的先前指定图标。因此，例如，“PLL 20”将指代PLL电路20，而“DLL 14”将指代DLL电路14。

辅助PLL 20可以通过从VCO 40接收输出时钟信号(更一般地，“振荡信号”)来执行第一锁相操作。在下文中，第一锁相操作可以是指用于实现落入特定锁定范围内的输出时钟信号的相位与参考时钟信号的相位之差的锁相操作，这有利于用于亚采样PLL 30的输出时钟信号的第二锁相操作。因此，第一锁相操作可以被称为在亚采样PLL 30的第二锁相操作之前的辅助锁相操作。在本文中，由辅助PLL 20执行的第一锁相操作可以被称为辅助PLL操作。根据实施例，第一锁相操作可以是基于整数分频的锁相操作。在这种情况下，可以将第一锁相操作的整数分频比调整为近似等于目标分数分频比的分数分频比，其中该调整由以下描述的分数分频控制电路10执行。在这方面，辅助PLL 20可以包括分频器，该分频器具有由分数分频控制电路10调整分频比的配置。尽管图1示出了辅助PLL 20将特定的控制电压信号直接施加到VCO 40，但是其他电路布置也是可用的。例如，如下面描述的图3A所示，辅助PLL 20a可以与亚采样PLL 30a共享一个环路滤波器106，并且从而可以通过环路滤波器106将特定的控制电压信号Vctrl施加到VCO 101。

亚采样PLL 30可以在反馈路径中从VCO 40接收输出时钟信号(来自辅助PLL 20的第一锁相的输出时钟)。因此，在本文中反馈路径中的输出时钟信号可以被称为反馈信号。亚采样PLL 30可以使用反馈信号来执行亚采样。亚采样PLL 30可以对反馈信号执行基于分数分频的锁相操作(或第二锁相操作)，并且亚采样PLL 30可以从分数分频控制电路10接收用于基于分数分频的锁定操作的选择参考时钟信号。在下文中，将描述根据实施例的分数分频控制电路10。

分数分频控制电路10可以包括数字时间转换器(DTC)12、延迟锁定环(DLL)电路14、压控延迟线16和复制压控延迟线18。压控延迟线16可以从VCO 40接收作为反馈信号的输出时钟信号，并且可以基于接收到的反馈信号来输出延迟多达最大相位的反馈信号。最大相位可以根据VCO 40的输入/输出信号的类型或目标分数分频比而不同。作为示例，当VCO 40的输入/输出信号是单端信号时，最大相位可以是360度，并且作为另一示例，当VCO40的输入/输出信号是差分信号时，最大相位可以是180度。尽管在下文中为了便于描述而假定PLL PLL_CKT的内部信号是单端信号，但是其他类型的信号是可用的。例如，PLL PLL_CKT的内部信号可以备选地是差分信号。根据实施例，压控延迟线16可以包括彼此串联连接的多个第一延迟元件，并且压控延迟线16可以具有根据被提供给亚采样PLL 30的选择参考时钟信号可以具有的相位的数量而设计的配置。例如，随着选择参考时钟信号可以具有的相位的数量的增加，包括在压控延迟线16中的第一延迟元件的数量也可以增加。

根据实施例，DLL 14可以连接到压控延迟线16，并且可以通过锁定通过压控延迟线16而延迟的反馈信号的延迟来生成延迟信息。例如，DLL 14可以通过针对通过压控延迟线16的反馈信号的延迟锁定操作来生成延迟信息。延迟信息可以用于反馈信号(或VCO 40的输出时钟信号)的第一频率(或高频)处的时间延迟(或相位延迟)控制。也就是说，延迟信息可以用于控制反馈信号以将其延迟与通过压控延迟线16的反馈信号的一个周期相对应的恒定延迟时间的最大值。例如，延迟信息可以包括压控延迟线16中包括的多个第一延迟元件的偏置电压。可以将偏置电压施加到延迟元件，以允许延迟元件将信号恒定地延迟多达目标延迟时间的延迟，尽管时钟发生器1或PLL PLL_CKT的操作环境或过程、电压和温度(PVT)条件改变也是如此。DLL 14可以将延迟信息提供给复制压控延迟线18。DLL 14可以执行延迟锁定操作以防止谐波锁定，从而生成准确的延迟信息。例如，当通过调整由压控延迟线16引起的反馈信号的延迟程度而使延迟的反馈信号的相位落入特定锁定范围内时，DLL14可以开始用于锁定反馈信号的延迟的操作。

根据一个实施例，作为压控延迟线16的复制的复制压控延迟线18可以包括多个第二延迟元件，该多个第二延迟元件具有与包括在压控延迟线16中的多个第一延迟元件相同的配置或特性。从DLL 14接收的延迟信息可以被施加到复制压控延迟线18，并且复制压控延迟线18可以通过接收参考时钟信号来生成多个延迟参考时钟信号，每个延迟参考时钟信号被延迟多达不同的相应延迟时间。多个延迟参考时钟信号中的每一个可以被延迟不同的相应量。参考时钟信号可以具有低于反馈信号(或VCO 40的输出时钟信号)的第一频率(或高频)的第二频率，并且由亚采样PLL 30锁相的输出时钟信号(或反馈信号)的第一频率与参考时钟信号的第二频率的比率可以具有目标分数分频比。例如，复制压控延迟线18可以包括多个第二延迟元件，该多个第二延迟元件串联连接并且具有延迟信息，该延迟信息被施加以将接收到的信号延迟多达与压控延迟线16的多个第一延迟元件相同的延迟时间。接收到的信号可以被延迟与压控延迟线16的多个第一延迟元件相同的量。复制压控延迟线18可以将从接收到的参考时钟信号逐渐地延迟多达延迟时间的多个延迟参考时钟信号输出到DTC 12。例如，可以通过复制压控延迟线18的多个第二延迟元件的相应输出端将多个延迟参考时钟信号输出到DTC 12。

根据实施例，DTC 12可以从复制压控延迟线18接收多个延迟参考时钟信号，并且可以根据多个延迟参考时钟信号生成选择参考时钟信号，并将选择参考时钟信号输出到亚采样PLL 30。DTC 12可以生成具有基于目标分数分频比而调整的相位的选择参考时钟信号。例如，DTC 12可以从多个延迟参考时钟信号中选择一个延迟参考时钟信号，并且可以通过精细地调整所选择的延迟参考时钟信号的延迟来生成选择参考时钟信号。DTC 12中的所选择的延迟参考时钟信号的精细延迟范围可以与多个延迟参考时钟信号之间的恒定延迟时间相对应。例如，DTC 12中的所选择的延迟参考时钟信号的精细延迟范围可以被限制在恒定延迟时间内。DTC 12可以生成用于内部地选择多个延迟参考时钟信号之一的A比特信号(其中A是1或更高的整数)，并且可以生成用于调整所选择的延迟参考时钟信号的延迟的B比特信号(其中B是1或更高的整数)。A比特信号的比特数量可以比B比特信号的比特数量更大、比B比特信号的比特数量更低或与B比特信号的比特数量相同。

根据上述实施例，VCO 40的输出时钟信号可以被亚采样PLL 30锁相，并且输出时钟信号可以被输出到采样块(例如，模数转换器(ADC)或数模转换器(DAC))。

在此应注意的是，图1所示的时钟发生器1的实现示例仅是示例。可以以各种其他方式设计可以应用本发明构思的最小配置。

根据实施例的PLL电路PLL_CKT可以通过从VCO 40接收作为反馈信号的输出时钟信号来通过压控延迟线16生成延迟信息，并且可以在基于分数分频的锁相操作中使用通过将延迟信息提供给复制压控延迟线18而生成的多个延迟参考时钟信号，从而有效地提高选择参考时钟信号的相位的分辨率。因为通过使用来自VCO 40的输出时钟信号来生成选择参考时钟信号，所以输出时钟信号的抖动可以反映在选择参考时钟信号中。可以通过减轻由亚采样PLL电路30接收的选择参考时钟信号与VCO 40的输出时钟信号之间的时序偏斜来改善PLL PLL_CKT的总体抖动性能。

图2是用于描述根据实施例的PLL电路的锁相操作的流程图。在下文中，将参考图1来描述图2。

参考图2，在操作S100中，PLL电路PLL_CKT可以通过使用辅助PLL电路20对从VCO40输出的输出时钟信号执行第一锁相操作。根据实施例，第一锁相操作可以是基于整数分频的锁相操作。然而，在其他实施例中，第一锁相操作可以是基于分数分频的锁相操作，并且可以由分数分频控制电路10来调整第一锁相操作的分数分频比。辅助PLL电路20可以执行用于锁定VCO 40的输出时钟信号的相位的第一锁相操作，并且可以执行第一锁相操作以实现特定范围(下文称为“死区”)内的分频后的输出时钟信号的相位与参考时钟信号的相位之差。当分频后的输出时钟信号的相位与参考时钟信号的相位之差处于死区时，辅助PLL电路20可以被去激活。

在操作S110中，PLL PLL_CKT可以通过使用亚采样PLL电路30对从VCO 40输出的输出时钟信号执行第二锁相操作。根据实施例，第二锁相操作可以是基于分数分频的锁相操作，并且可以由分数分频控制电路10调整第二锁相操作的分数分频比。例如，亚采样PLL 30可以从分数分频控制电路10接收选择参考时钟信号，因此可以基于选择参考时钟信号执行第二锁相操作。

根据实施例的分数分频控制电路10可以从VCO 40接收输出时钟信号，并且可以通过使用DLL 14和压控延迟线16以输出时钟信号的频率生成延迟信息。分数分频控制电路10可以将延迟信息施加到复制压控延迟线18，并且可以通过使用复制压控延迟线18根据参考时钟信号生成多个延迟参考时钟信号。分数分频控制电路10可以通过使用DTC 12根据多个延迟参考时钟信号生成选择参考时钟信号，并且可以将选择参考时钟信号输出到亚采样PLL 30。

图3A和图3B是根据各个实施例的时钟发生器100的详细示例框图。在下文中，尽管为了便于说明在图3A和图3B中简单地示出了信号，但是在一些实施例中，VCO 101可以经由两条线输出具有彼此相反的相位的差分信号，并且时钟发生器100可以被实现为通过使用差分信号来执行锁相操作。图3B示出了可以在图3A的时钟发生器100中实现的附加信号和信号路径。

参考图3A，时钟发生器100可以包括辅助PLL电路20a、FFD控制电路10a、亚采样PLL电路30a(它们是图1中的相应电路20、10和30的示例)以及VCO 101。辅助PLL电路20a可以包括分频器102、相位频率检测器103、死区电路104和电荷泵105。亚采样PLL电路30a可以包括环路滤波器106、采样器107、跨导(“Gm”)电路108和脉冲生成器109。FFD控制电路10a可以包括压控延迟线110、DLL电路111、复制压控延迟线112和DTC 113a。

时钟发生器100与图1中的时钟发生器1的略微不同之处在于：图1的辅助PLL电路20和亚采样PLL电路30可以共享环路滤波器106，而环路滤波器106作为图3A的亚采样PLL电路30a的一部分被包括。

VCO 101可以将输出时钟信号VCO_clk提供给分频器102，其中分频器102可以对输出时钟信号VCO_clk进行分频，并且可以将分频时钟DIV_clk提供给相位频率检测器103。分频器102可以被实现为整数分频器。相位频率检测器103可以接收参考时钟信号Ref_clk和分频时钟DIV_clk中的每一个，并且可以通过检测参考时钟信号Ref_clk与分频时钟DIV_clk之间的相位差(“相位偏移”)来向死区电路104提供检测结果。尽管图3A示出了相位频率检测器103从DTC113a接收参考时钟信号Ref_clk，但是在其他示例中，可以通过不同的路径接收参考时钟信号Ref_clk。死区电路104可以确定参考时钟信号Ref_clk与分频时钟DIV_clk之间的相位差是否位于预设的死区中。当相位差在死区内时，死区电路104可以连同辅助PLL电路20a的其他电路一起来完成第一锁相操作，并且可以去激活辅助PLL电路20a。当相位差在死区之外时，死区电路104可以将从相位频率检测器103接收的检测结果提供给电荷泵105。基于检测结果，电荷泵105可以生成控制电压信号Vctrl，并且可以将控制电压信号Vctrl提供给VCO101。如上所述，可以使用分频器102、相位频率检测器103、死区电路104和电荷泵105来重复第一锁相操作，直到参考时钟信号Ref_clk与分频时钟DIV_clk之间的相位差落在死区内。随后，为了输出时钟信号VCO_clk的精细锁相，时钟发生器100可以使用亚采样PLL电路来执行第二锁相操作。

例如，VCO 101可以在反馈路径中将通过第一锁相操作锁相的输出时钟信号VCO_clk(并且因此在本文中可以称为反馈信号)提供给采样器107。采样器107可以接收输出时钟信号VCO_clk和参考时钟信号Ref_clk中的每一个，并且可以基于参考时钟信号Ref_clk通过对输出时钟信号VCO_clk进行采样来生成采样电压信号V_sam。尽管图3A示出了采样器107从DTC 113a接收参考时钟信号Ref_clk，但是本发明构思不限于此，并且可以通过另一路径来接收参考时钟信号Ref_clk。采样器107可以被称为亚采样相位检测器。跨导电路108可以接收采样电压信号V_sam，可以基于从脉冲生成器109接收的脉冲信号Pul将采样电压信号V_sam转换为采样电流信号I_sam，并且可以将采样电流信号I_sam输出到环路滤波器106。环路滤波器106可以通过对采样电流信号I_sam进行滤波来生成控制电压信号Vctrl。脉冲生成器109可以从DTC 113a接收选择参考时钟信号Ref_clk_sel，并且可以基于选择参考时钟信号Ref_clk_sel生成脉冲信号Pul。以下参考图4描述脉冲生成器109的详细示例配置，并且在下文中将描述生成选择参考时钟信号Ref_clk_sel的操作。

压控延迟线110可以从VCO 101接收输出时钟信号VCO_clk，并基于输出时钟信号VCO_clk输出以下项：(i)与输出时钟信号VCO_clk相同的第一延迟输出时钟信号VCO_clk_Φ1(从而有效地路由输出时钟信号VCO_clk从中通过)，以及(ii)第二延迟输出时钟信号VCO_clk_Φn，其相对于第一延迟输出时钟信号VCO_clk_Φ1具有特定相位差Φn-Φ1。压控延迟线110可以包括串联连接的多个第一延迟元件，并且第二延迟输出时钟信号VCO_clk_Φn可以是通过使输出时钟信号VCO_clk顺序地通过所有多个第一延迟元件而生成的信号。

DLL电路111可以使用从压控延迟线110接收的第一延迟输出时钟信号VCO_clk_Φ1和第二延迟输出时钟信号VCO_clk_Φn来执行延迟锁定操作，并且因此可以生成关于输出时钟信号VCO_clk的延迟信息VDLL。例如，当压控延迟线110的第一延迟元件的数量是“K”时，延迟信息VDLL可以包括用于控制第一延迟元件中的每一个以将信号延迟多达(Φn-Φ1)/K度的信息。延迟信息VDLL可以是被施加到压控延迟线110的多个第一延迟元件中的每一个的偏置电压。例如，当第二延迟输出时钟信号VCO_clk_Φn相对于第一延迟输出时钟信号VCO_clk_Φ1具有360度的相位差，并且压控延迟线110的第一延迟元件的数量为32时，延迟信息可以包括用于控制第一延迟元件中的每一个以将信号延迟多达11.25度(时间的延迟与11.25度的相位差相对应)的信息。

DLL电路111可以将延迟信息VDLL提供给复制压控延迟线112。作为压控延迟线16的复制的复制压控延迟线112可以包括多个第二延迟元件，该多个第二延迟元件具有与包括在压控延迟线110中的多个第一延迟元件相同的配置或特性。从DLL电路111接收的延迟信息VDLL可以被施加到复制压控延迟线112。复制压控延迟线112可以接收参考时钟信号Ref_clk，并基于该参考时钟信号Ref_clk来生成多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn；并且可以将多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn输出到DTC113a。施加有延迟信息VDLL的复制压控延迟线112中的延迟时间单元可以与压控延迟线110中的延迟时间单元相同或相似。例如，当假定压控延迟线110的延迟时间单元是与相对于输出时钟信号VCO_clk的11.25度的相位差相对应的延迟时间时，施加有延迟信息VDLL的复制压控延迟线112中的延迟时间单元可以与同相对于输出时钟信号VCO_clk的11.25度的相位差相对应的延迟时间相同或相似。在这方面，通过经由复制压控延迟线112将参考时钟信号Ref_clk延迟最长而生成的第n延迟参考时钟信号Ref_clk_Φn可以从参考时钟信号Ref_clk延迟多达与相对于输出时钟信号VCO_clk的360度的相位差相对应的延迟时间。

DTC 113a可以基于频率粗略值(FCV)和频率精细值(FFV)，根据从复制压控延迟线112输出的多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn生成选择参考时钟信号Ref_clk_sel。例如，FCV和FFV可以是比特数据，并且当假定FCV和FFV分别是A比特数据和B比特数据时，DTC 113a可以生成[等式1]中的用于基于分数分频的锁相操作的选择参考时钟信号Ref_clk_sel。

以下描述的FCV、FFV和分频信息DIV_N是来自外部的外部输入信号，所述外部输入信号被施加以确定PLL本身的频率，并且可以对FCV、FFV和分频信息DIV_N进行调整以允许PLL覆盖宽带。

[等式1]

在[等式1]中，F_{VCO_clk}是指输出时钟信号VCO_clk的频率，F_{Ref_clk}是指参考时钟信号Ref_clk的频率，N是指特定整数分频比。例如，N可以与分频器102的整数分频比相对应。F_{VCO_clk}和F_{Ref_clk}可以通过基于FCV和FFV而生成的选择参考时钟信号Ref_clk_sel而具有目标分数分频比。例如，可以通过针对具有目标分数分频比的PLL而调整N来确定整数分频比，并且可以通过调整FCV(A比特数据)和FFV(B比特数据)来确定分数分频比。

参考图3B，根据实施例的DTC 113b还可以接收指示分频器102的整数分频比N的分频信息DIV_N，并且因此可以将分频比控制信号DIV_CS提供给分频器102，以按照接近于目标分数分频比的分数分频比执行分频操作。DTC 113b可以在使用辅助PLL电路20a的第一锁相操作期间将分频比控制信号DIV_CS提供给分频器102，并且分频器102可以被实现为能够基于分频比控制信号DIV_CS来改变分频比的配置。

尽管图3A和图3B将电荷泵105和跨导电路108示出为分离的配置，但这仅是实施例，因此本发明构思不限于此，并且时钟发生器100的跨导电路108可以替代电荷泵105。

图4是根据实施例的图3A或图3B的跨导电路108的电路图。

参考图4，跨导电路108可以包括第一电流源IS1和第二电流源IS2以及第一开关电路SW1和第二开关SW2。第一电流源IS1可以通过转换从采样器107接收的正采样电压信号V_samP来产生正电流信号。第二电流源IS2可以通过转换从采样器107接收的负采样电压信号V_samN来产生负电流信号。第一开关电路SW1和第二开关电路SW2可以通过从脉冲生成器109接收脉冲信号pul，响应于脉冲信号pul来执行开关操作。因此，跨导电路108可以生成采样电流信号I_sam，并且将采样电流信号I_sam输出到环路滤波器106。例如，可以通过第一电流源IS1的正电流信号幅度、第二电流源IS2的负电流信号幅度以及脉冲信号pul的占空比来确定跨导电路108的采样电流信号I_sam。例如，当假定脉冲信号pul的占空比为20％时，采样电流信号I_sam的幅度可以是多达第一电流源IS1的正电流信号幅度的20％。

图5是用于描述根据实施例的执行PLL电路的基于分数分频的亚采样PLL的方法的流程图。

参考图5，在操作S200中，PLL电路可以通过使用压控延迟线从VCO获得关于输出时钟信号的延迟信息。在操作S210中，PLL电路可以将延迟信息施加到复制压控延迟线。在操作S220中，PLL电路可以根据由复制压控延迟线生成的多个延迟参考时钟信号生成选择参考时钟信号。在操作S230中，PLL电路可以通过使用选择参考时钟信号而执行亚采样PLL来执行基于分数分频的锁相操作。

图6是用于描述根据实施例的已通过压控延迟线的延迟输出时钟信号VCO_clk_D和已通过复制压控延迟线的延迟参考时钟信号Ref_clk_D的时序图。在下文中，为了便于理解，将参考图3A进行描述。

参考图6，如上所述，压控延迟线110可以包括多个第一延迟元件，并且随着输出时钟信号VCO_clk顺序地通过多个第一延迟元件，输出时钟信号VCO_clk可以逐步地被延迟到第一时间t1(或第一相位Φ1)、第二时间t2(或第二相位Φ2)、第三时间t3(或第三相位Φ3)、……、第(m-1)时间t(m-1)(或第(m-1)相位Φ(m-1))、第m时间tm(或第m相位Φm)等。如图3A所示，压控延迟线110可以被配置为将最终延迟的第二延迟输出时钟信号VCO_clk_Φn和具有与输出时钟信号VCO_clk相同的相位的第一延迟输出时钟信号VCO_clk_Φ1输出到DLL电路111。由DLL电路111生成的延迟信息VDLL可以用于控制复制压控延迟线112以将参考时钟信号Ref_clk逐步地延迟多达与压控延迟线110相同的延迟时间。

复制压控延迟线112可以包括多个第二延迟元件，并且随着延迟信息VDLL被施加到多个第二延迟元件并且参考时钟信号Ref_clk顺序地通过多个第二延迟元件，参考时钟信号Ref_clk可以逐步地被延迟到第一时间t1、第二时间t2、第三时间t3、……、第(m-1)时间t(m-1)、第m时间tm等。复制压控延迟线112可以被配置为输出多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn。如上所述，随着延迟信息VDLL被施加到复制压控延迟线112，参考时钟信号Ref_clk可以顺序地被延迟多达更碎片化(fragmented)的延迟时间。因此，可以提高选择参考时钟信号的相位的分辨率，并且进一步地，电路复杂性的上升不会增加。

图7是用于描述根据实施例的DLL电路111a的操作的框图。图7的DLL电路111a可以包括相位频率检测器111a_1和电荷泵111a_2。压控延迟线110a可以包括多个第一延迟元件D11至Dn1。复制压控延迟线112a可以包括多个第二延迟元件D12至Dn2。作为压控延迟线110a的复制的复制压控延迟线112a可以包括多个第二延迟元件D12至Dn2，该多个第二延迟元件D12至Dn2具有与包括在压控延迟线110a中的多个第一延迟元件D11至Dn1相同的配置或特性。例如，第二延迟元件D12至Dn2的数量可以与第一延迟元件D11至Dn1的数量相同。

压控延迟线110a可以接收第一延迟输出时钟信号VCO_clk_Φ1，并且可以将通过多个第一延迟元件D11至Dn1延迟的第二延迟输出时钟信号VCO_clk_Φn输出到DLL电路111a。例如，第一延迟输出时钟信号VCO_clk_Φ1可以是与从VCO输出的输出时钟信号相同的信号，并且第二延迟输出时钟信号VCO_clk_Φn可以相对于第一延迟输出时钟信号VCO_clk_Φ1具有特定的相位差(例如，360度)。相位频率检测器111a_1可以接收第一延迟输出时钟信号VCO_clk_Φ1和第二延迟输出时钟信号VCO_clk_Φn，并且可以通过检测第一延迟输出时钟信号VCO_clk_Φ1与第二延迟输出时钟信号VCO_clk_Φn之间的相位差来将检测结果DR提供给电荷泵CP。基于检测结果DR，电荷泵CP可以调整延迟信息(或偏置电压)VDLL，并将延迟信息VDLL提供给多个第一延迟元件D11至Dn1。DLL电路111a可以重复上述延迟锁定操作，直到第一延迟输出时钟信号VCO_clk_Φ1和第二延迟输出时钟信号VCO_clk_Φn的相位彼此相同为止。

DLL电路111a可以将由于重复的延迟锁定操作而生成的延迟信息VDLL提供给复制压控延迟线112a的多个第二延迟元件D12至Dn2。复制压控延迟线112a可以逐步地延迟接收到的参考时钟信号Ref_clk，并且可以输出多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn中的每一个。多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn可以用于生成使用亚采样PLL的基于分数分频的锁相操作所需的选择参考时钟信号。

图8A是根据实施例的DLL电路111b的框图，图8B是用于描述图8A的DLL电路111b的操作的曲线图。

参考图8A，DLL电路111b可以包括第一开关SW1、第二开关SW2、相位频率检测器111b_1、电荷泵111b_2、锁定检测器111b_3和状态机111b_4。在使用电荷泵111b_2执行延迟锁定操作之前，DLL电路111b可以将第二延迟输出时钟信号VCO_clk_Φn的延迟调整为落入特定锁定范围内，从而可以防止谐波锁定。例如，相位频率检测器111b_1可以从压控延迟线110接收第一延迟输出时钟信号VCO_clk_Φ1和第二延迟输出时钟信号VCO_clk_Φn，并且可以检测第一延迟输出时钟信号VCO_clk_Φ1与第二延迟输出时钟信号VCO_clk_Φn之间的相位差并将第一检测结果DR1提供给锁定检测器111b_3。锁定检测器111b_3可以响应于第一激活信号EN1而被激活，可以基于第一检测结果DR1来检测第二延迟输出时钟信号VCO_clk_Φn的相位是否落入特定锁定范围内，并且可以将锁定检测结果LDR提供给状态机111b_4。基于锁定检测结果LDR，状态机111b_4可以将延迟控制信号DL提供给压控延迟线110。基于锁定检测结果LDR，状态机111b_4还可以生成第二激活信号EN2，并将第二激活信号EN2提供给第一开关SW1和第二开关SW2。

作为示例，当第二延迟输出时钟信号VCO_clk_Φn的相位未落入特定锁定范围内时，状态机111b_4可以生成具有高电平的第二激活信号EN2，并且可以生成用于与之前不同地调整第二延迟输出时钟信号VCO_clk_Φn的延迟的新的延迟控制信号DL。相位频率检测器111b_1、锁定检测器111b_3和状态机111b_4可以重复上述操作，直到第二延迟输出时钟信号VCO_clk_Φn的相位落入特定锁定范围内为止。

作为另一示例，当第二延迟输出时钟信号VCO_clk_Φn的相位落入特定锁定范围内时，状态机111b_4可以生成具有低电平的第二激活信号EN2，并且可以停止对第二延迟输出时钟信号VCO_clk_Φn的延迟进行调整的操作。随后，相位频率检测器111b_1可以检测第一延迟输出时钟信号VCO_clk_Φ1与第二延迟输出时钟信号VCO_clk_Φn之间的相位差，并将第二检测结果DR2提供给电荷泵111b_2。基于第二检测结果DR2，电荷泵111b_2可以生成延迟信息VDLL。

进一步参考图8B，在间隔“t0”至“t1”期间，状态机111b_4可以生成具有高电平的第二激活信号EN2和具有值“D1”的延迟控制信号DL。在这方面，相位频率检测器111b_1可以检测第一延迟输出时钟信号VCO_clk_Φ1与第二延迟输出时钟信号VCO_clk_Φn之间的相位差，并将第一检测结果DR1提供给锁定检测器111b_3。基于第一检测结果DR1，锁定检测器111b_3可以检测到第二延迟输出时钟信号VCO_clk_Φn的相位未落入锁定范围内，并且可以将锁定检测结果LDR提供给状态机111b_4。在间隔“t1”至“t2”期间，状态机111b_4可以生成具有高电平的第二激活信号EN2和具有值“D2”的延迟控制信号DL。在这方面，相位频率检测器111b_1可以检测第一延迟输出时钟信号VCO_clk_Φ1与延迟经调整的第二延迟输出时钟信号VCO_clk_Φn之间的相位差，并将第一检测结果DR1提供给锁定检测器111b_3。基于第一检测结果DR1，锁定检测器111b_3可以检测到第二延迟输出时钟信号VCO_clk_Φn的相位未落入锁定范围内，并且可以将锁定检测结果LDR提供给状态机111b_4。在间隔“t2”至“t3”期间，状态机111b_4可以生成具有高电平的第二激活信号EN2和具有值“D3”的延迟控制信号DL。相位频率检测器111b_1可以检测第一延迟输出时钟信号VCO_clk_Φ1与延迟经重新调整的第二延迟输出时钟信号VCO_clk_Φn之间的相位差，并将第一检测结果DR1提供给锁定检测器111b_3。基于第一检测结果DR1，锁定检测器111b_3可以检测到第二延迟输出时钟信号VCO_clk_Φn的相位未落入锁定范围内，并且可以将锁定检测结果LDR提供给状态机111b_4。在间隔“t3”至“t4”期间，状态机111b_4可以生成在开始时具有高电平的第二激活信号EN2以及具有值“D4”的延迟控制信号DL。相位频率检测器111b_1可以检测第一延迟输出时钟信号VCO_clk_Φ1与延迟经重新调整的第二延迟输出时钟信号VCO_clk_Φn之间的相位差，并将第一检测结果DR1提供给锁定检测器111b_3。基于第一检测结果DR1，锁定检测器111b_3可以检测到第二延迟输出时钟信号VCO_clk_Φn的相位落入锁定范围内，并且可以将锁定检测结果LDR提供给状态机111b_4。状态机111b_4可以在从“t3”开始的特定时间之后生成转变为低电平的第二激活信号EN2，并且响应于具有低电平的第二激活信号EN2，DLL电路111b可以执行用于生成延迟信息VDLL的延迟锁定操作。

图9和图10是根据实施例的DTC 113a的详细框图。

参考图9，DTC 113a可以包括Δ-∑调制器113a_1、频率状态机113a_2、复用器113a_3和精细时间控制电路113a_4。

Δ-∑调制器113a_1可以接收FFV，并且可以基于FFV生成数字序列(DS)，并将DS提供给频率状态机113a_2。FFV可以用于指定期望的频率合成比以根据目标分数分频比执行锁相操作。Δ-∑调制器113a_1可以以与FFV相对应的相同的时间平均比生成DS。

频率状态机113a_2可以接收DS和FCV，并且可以基于DS和FCV来生成用于控制选择参考时钟信号Ref_clk_sel的相位的相位控制信号(PCS)。频率状态机113a_2可以向复用器113a_3提供PCS的最高有效位(MSB)部分PCS_MSB(下文中称为第一相位控制信号)，并且可以向精细时间控制电路113a_4提供PCS的最低有效位(LSB)部分PCS_LSB(下文中称为第二相位控制信号)。

复用器113a_3可以接收多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn，并且可以基于第一相位控制信号PCS_MSB，选择多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn中的一个，并且将所选择的延迟参考时钟信号Ref_clk_Φm提供给精细时间控制电路113a_4。在这方面，可以利用与多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn的数量匹配的比特数据来实现第一相位控制信号PCS_MSB。例如，当多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn的数量为32时，可以利用5比特数据来实现第一相位控制信号PCS_MSB。

精细时间控制电路113a_4可以接收所选择的延迟参考时钟信号Ref_clk_Φm和第二相位控制信号PCS_LSB，并且可以基于第二相位控制信号PCS_LSB，通过精细地调整所选择的延迟参考时钟信号Ref_clk_Φm的延迟时间(或相位)来生成选择参考时钟信号Ref_clk_sel。由精细时间控制电路113a_4调整的所选择的延迟参考时钟信号Ref_clk_Φm的延迟调整范围可以被限制在多个延迟参考时钟信号Ref_clk_Φ1至Ref_clk_Φn之间的恒定延迟时间内。例如，当第一延迟参考时钟信号Ref_clk_Φ1与第二延迟参考时钟信号Ref_clk_Φ2之间的延迟时间为“5”时，延迟调整范围可以被限制在“5”内。

由于PCS的连续更新，因此在频率状态机113a_2中可能出现时序问题。因此，为了解决上述问题，可以将Δ-∑调制器113a_1与从精细时间控制电路113a_4输出的选择参考时钟信号Ref_clk_sel同步以生成DS，并且可以将频率状态机113a_2与第n延迟参考时钟信号Ref_clk_Φn同步以生成PCS。

进一步参考图10，DTC 113b可以包括Δ-∑调制器113b_1、频率状态机113b_2、复用器113b_3和精细时间控制电路113b_4。在下文中，将主要描述与图9的频率状态机113a_2相比还执行附加操作的频率状态机113b_2。

频率状态机113b_2还可以接收指示辅助PLL电路中的(图3A的)分频器102的整数分频比的分频信息DIV_N，并且因此可以生成用于控制(图3A的)分频器102以按照与目标分数分频比近似的分数分频比执行分频操作的分频比控制信号DIV_CS。例如，在使用辅助PLL电路的第一锁相操作期间，频率状态机113b_2可以生成分频比控制信号DIV_CS，并将分频比控制信号DIV_CS提供给(图3A的)分频器102。在这方面，(图3A的)分频器102可以包括能够基于分频比控制信号DIV_CS来改变分频比的配置。

图11是根据实施例的无线通信设备1000的框图。无线通信设备1000可以包括数字信号处理器1100、DAC 1200、ADC 1300、射频集成电路(RFIC)1400、前端模块1500和天线1600。数字信号处理器1100可以根据设置的通信方案来处理包括要发送的信息或接收的信息在内的信号。例如，数字信号处理器1100可以根据诸如正交频分复用(OFDM)、正交频分多址(OFDMA)、宽带码分多址(WCDMA)或高速分组接入+(HSPA+)等的通信方案来处理信号。

DAC 1200可以将包括要发送的信息在内的数字信号转换为模拟信号，并且可以将转换后的发送信号提供给RFIC 1400。ADC 1300可以将从RFIC 1400接收的模拟信号转换为数字信号，并且可以将转换后的数字信号提供给数字信号处理器1100。

RFIC 1400可以包括第一混频器1410、第二混频器1420和PLL电路1430。RFIC 1400可以通过使用第一混频器1410和PLL 1430对从DAC 1200接收的基带中的发送信号的频率进行上变频来生成射频(RF)信号。RFIC 1400可以通过使用第二混频器1420和PLL 1430对从前端模块1500接收的RF频带中的接收信号的频率进行下变频来生成基带信号。上文参考图1至图10描述的实施例可以全部应用于PLL 1430。

前端模块1500可以包括放大器、双工器等。前端模块1500可以放大从RFIC 1400提供的RF发送信号，并且可以通过天线1600发送经放大的信号。在一些实施例中，无线通信设备1000可以包括多个天线1600，并且前端模块1500可以针对每个频带来分离RF发送信号，并将分离后的RF发送信号提供给与其相对应的天线1600。

图12是示出了根据实施例的包括用于对时钟执行锁相操作的时钟发生器在内的通信设备的示意图。

参考图12，根据实施例，家用器具2100、家用电器2120、娱乐设备2140和接入点(AP)2200均可以包括用于对时钟执行锁相操作的时钟发生器。在一些实施例中，家用器具2100、家用电器2120、娱乐设备2140和AP 2200可以配置物联网(IoT)网络系统。图12中示出的通信设备仅仅是示例，并且将理解，图12中未示出的其他通信设备也可以包括根据实施例的无线通信设备。

图13是根据实施例的IoT设备3000的框图。

IoT设备3000可以包括应用处理器3100、收发器3200、存储器

3300、显示器3400、传感器3500和输入/输出(I/O)设备3600。

IoT设备3000可以通过收发器3200与外部实体通信。收发器3200可以是可接入例如有线局域网(LAN)的调制解调器通信接口、无线短距离通信接口(例如，蓝牙、无线保真(Wi-Fi)和Zigbee)、电力线通信(PLC)、或移动蜂窝网络(例如，第三代(3G)、长期演进(LTE)等)。收发器3200可以包括根据上述实施例的时钟发生器。

应用处理器3100可以控制IoT设备3000的总体操作和IoT设备3000的配置的操作。应用处理器3100可以执行各种操作。在一些实施例中，应用处理器3100可以包括单核或可以包括多核。

传感器3500可以是例如用于感测图像的图像传感器。传感器3500可以连接到应用处理器3100并且可以将生成的图像信息发送给应用处理器3100。传感器3500可以是用于感测生物计量信息的生物传感器。传感器3500可以是任何传感器，例如，照度传感器、声学传感器或加速度传感器。

显示器3400可以显示IoT设备3000的内部状态信息。显示器3400可以包括触摸传感器(未示出)。另外，显示器3400可以包括输入或输出功能以及用户界面的外观。用户可以通过触摸传感器和用户界面来控制IoT设备3000。

输入/输出设备3600可以包括诸如触摸板、键盘、输入按钮等的输入单元以及诸如显示器、扬声器等的输出单元。存储器3300可以存储控制指令代码、控制数据或用于控制IoT设备3000的用户数据。存储器3300可以包括易失性存储器或非易失性存储器中的至少一种。

IoT设备3000还可以包括电源单元，该电源单元包括用于内部电力供应或者从外部接收电力供应的电池。另外，IoT设备3000还可以包括存储设备。存储设备可以是非易失性介质，例如硬盘(HDD)、固态盘(SSD)、嵌入式多媒体卡(eMMC)或通用闪存存储设备(UFS)。存储设备可以存储通过输入/输出设备3600提供的用户信息和通过传感器3500收集的各条感测信息。

输出时钟信号可以用于IoT设备3000的上述组件中的至少一些，例如，应用处理器3100、收发器3200、存储器3300、显示器3400、传感器3500和输入/输出设备3600，并且输出时钟信号可以由根据本发明构思的实施例(例如，以上结合图1至图10描述的那些实施例)的时钟发生器生成。

尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。