阅读说明：本技术 排列电路 (Permutation circuit ) 是由 金相植 赵庚娥 姜炫求 赵鎭先 任斗赫 金允中 禹率娥 于 2018-11-05 设计创作，主要内容包括：本发明公开排列电路。根据本发明的一实施例,排列电路包括反馈场效应电子器件的源极区域和辅助电子器件的漏极区域串联的多个反馈场效应排列器件,反馈场效应电子器件与位线及第一字线相连接,辅助电子器件与源线及第二字线相连接,向第一字线施加在第一栅极电压或第二栅极电压中的一个来存储第一逻辑状态的数据或第二逻辑状态的数据。(The invention discloses an arrangement circuit. According to an embodiment of the present invention, the permutation circuit includes a plurality of feedback field effect permutation devices in series with a source region of the feedback field effect electronic device and a drain region of the auxiliary electronic device, the feedback field effect electronic device being connected to the bit line and the first word line, the auxiliary electronic device being connected to the source line and the second word line, applying one of the first gate voltage or the second gate voltage to the first word line to store the data of the first logic state or the data of the second logic state.)

排列电路

本申请要求于2018年09月05日提交且申请号为10-2018-0106118的韩国专利申请的优先权，其全部内容通过引用结合在本申请中。

技术领域

本发明涉及排列电路，更具体地，涉及具有包括氮化物电荷储存层来变换易失性存储动作和非易失性存储动作的反馈场效应器件和辅助电子器件的利用多个反馈场效应排列器件的排列电路。

背景技术

当前，随着互补金属氧化物半导体(CMOS，complementary metal-oxide-semiconductor)技术的缩小，处理器和存储速度之间的空隙，即，“存储壁”为整个系统性能的主要屏障，由此，相互连接延迟及电力消耗增加。

作为解决方案提出了三维集成，根据以往研究，三维集成为了解决这种问题而提供更高的带宽和更短的线长。

并且，进行着单一单元没有电容器的DARM和闪存集成的几种研究。

因此，利用在单一单元没有电容器的DARM与闪存集成的技术来在三维集成中减少生成成本并提高收益率。

但是，作为在单一单元没有电容器的DARM与闪存集成的主要问题，存在易失性存储动作中储存的电荷被搅乱的现象。

因此，以往易失性DRAM存储器件或非易失性闪存器件的结构呈可使用各个的特性的器件结构，当选择性需求易失性或非易失性动作特性时，可灵活地使用多个存储器件。

由此，需要可通过简单结构实现存储器件的小型化及集成化，在具有减少泄漏电流的低电力及高效率特征的小的存储窗也可以确保充分的读取感应余量(read sensingmargin)的新结构的存储器件的开发。

反馈场效应晶体管(FBFET，feedback field-effect transistor)因在单一单元中集成非易失性存储器和易失性存储器的有利候补中的一个。

反馈场效应晶体管正极反馈机制而呈现出几乎为零的亚阈值摆动(SS)及优秀的易失性存储特性，因几乎没有亚阈值摆动，因此，反馈场效应晶体管可具有大的检测域。

反馈场效应晶体管即使没有冲击离子化也呈现出其特性，因此，可提供储存于电荷储存层的电荷的搅乱现象免疫。

在之前研究中，反馈场效应晶体管因如电荷陷阱垫片或双门的结构而使用复杂的动作方式。

因此，需要易失性/非易失性动作特性以在一个器件内体现的方式具有卓越的电、物理、结构特性的反馈场效应晶体管器件的开发。

现有技术文献

专利文献

专利文献1：韩国公开专利第10-2017-0127645号，“具有垂直半导体柱的双门存储器件”

专利文献2：韩国授权专利第10-1857873号，“逻辑半导体器件”

专利文献3：韩国授权专利第10-1835231号，“半导体器件”

发明内容

本发明的目的在于，提供在一个器件体现易失性及非易失性动作特性的利用反馈场效应电子器件的排列电路。

本发明的目的在于，提供可实现存储器件的小型化及集成化、减少泄漏电流来具有低电力及高效率的特征的利用反馈场效应电子器件的排列电路。

本发明的目的在于，提供在相对短的时间内检测电流来执行读取动作的利用反馈场效应电子器件的排列电路。

本发明的目的在于，随着执行在相对短的时间内检测电流的高检测域和快速写入动作来防止因小型化而发生的短通道效应。

本发明的目的在于，提供在写入及擦除过程中需要低的施加电压而具有低电力消耗的利用反馈场效应电子器件的排列电路。

根据本发明的一实施例，排列电路包括反馈场效应电子器件的源极区域和辅助电子器件的漏极区域串联的多个反馈场效应排列器件，上述反馈场效应电子器件与位线及第一字线相连接，上述辅助电子器件与源线及第二字线相连接，向上述第一字线施加第一栅极电压或第二栅极电压中的一个来存储第一逻辑状态的数据或第二逻辑状态的数据。

根据本发明的一实施例，上述反馈场效应电子器件包括：二极管结构体，包括第一导电型区域、第二导电型区域、内在区域及阻挡区域，上述内在区域配置于上述第一导电型区域与上述第二导电型区域之间，上述阻挡区域配置于上述内在区域与上述第二导电型区域之间；通道氧化物层，用于包围上述阻挡区域和上述内在区域；电荷储存层，配置于上述通道氧化物层上，用于储存从上述二极管结构体流入的电荷；块氧化物层，用于包围上述通道氧化物层和上述电荷储存层；以及栅极，在上述块氧化物层上以包围上述内在区域的方式配置。

根据本发明的一实施例，在通过上述栅极施加上述第一栅极电压，通过上述第一导电型区域及上述第二导电型区域施加接地电压的情况下，上述电荷储存层对从上述内在区域流入的电子进行捕集(trap)。

根据本发明的一实施例，在通过上述栅极施加第二栅极电压，通过上述第一导电型区域及上述第二导电型区域施加上述接地电压的情况下，上述电荷储存层向上述内在区域释放上述捕集的电子。

根据本发明的一实施例，在通过上述第一导电型区域及上述栅极施加上述接地电压，通过上述第二导电型区域施加第一漏极电压的情况下，上述反馈场效应排列器件通过上述第一导电型区域输出与上述捕集的电子或上述释放的电子有关的电流。

根据本发明的一实施例，上述第一栅极电压大于上述接地电压，上述第二栅极电压小于上述接地电压。

根据本发明的一实施例，在上述位线的电压浮动，通过上述第一字线施加第一栅极电压，通过上述第二字线施加上述第一栅极电压的一半电压的情况下，上述电荷储存层存储上述第一逻辑状态的数据。

根据本发明的一实施例，在通过上述位线施加与上述第一栅极电压相应的电压，在上述第一字线及上述第二字线施加接地电压的情况下，上述电荷储存层存储上述第二逻辑状态的数据。

根据本发明的一实施例，上述电荷储存层利用氮化硅形成，上述通道氧化物层利用二氧化硅形成，上述块氧化物层利用氧化铝形成。

根据本发明的一实施例，上述二极管结构体将上述第一导电型区域利用为源极区域，将上述第二导电型区域利用为漏极区域，将上述内在区域和上述阻挡区域用为通道区域，上述第一源极区域、上述漏极区域及上述通道区域的长度相同。

根据本发明的一实施例，在上述二极管结构体中，在上述第一导电型区域及上述阻挡区域掺杂n型杂质，在上述第二导电型区域掺杂p型杂质。

根据本发明的一实施例，在上述二极管结构体中，上述内在区域和上述阻挡区域作为电荷移动的通道区域动作，上述第一导电型区域、上述第二导电型区域及上述通道区域的长度相同。

根据本发明的一实施例，上述块氧化物层的厚度大于上述电荷储存层的厚度，上述通道氧化物层的厚度小于上述电荷储存层的厚度。

根据本发明的一实施例，在通过上述栅极施加第四栅极电压，通过上述第二导电型区域施加第一漏极电压的情况下，上述反馈场效应电子器件存储第一逻辑状态的数据。

根据本发明的一实施例，在通过上述栅极施加上述第四栅极电压，通过上述第二导电型区域施加第二漏极电压的情况下，上述反馈场效应电子器件存储第二逻辑状态的数据。

根据本发明的一实施例，在通过上述栅极施加第五栅极电压，通过上述第二导电型区域施加第三漏极电压的情况下，上述反馈场效应电子器件维持上述第一逻辑状态的数据或上述第二逻辑状态的数据中的一个。

根据本发明的一实施例，在通过上述栅极施加第六栅极电压，通过上述第二导电型区域施加上述第一漏极电压的情况下，上述反馈场效应电子器件通过上述第一导电型区域输出与上述维持的数据有关的电流。

本发明可体现在一个器件体现易失性及非易失性动作特性的利用反馈场效应电子器件的排列电路。

本发明可体现可实现存储器件的小型化及集成化，减少泄漏电流来具有低电力及高效率的特征的利用反馈场效应电子器件的排列电路。

本发明可体现在相对短的时间内检测电流来执行读取动作的利用反馈场效应电子器件的排列电路。

本发明中，随着执行在相对短的时间内检测电流的高检测域和快速写入动作来防止因小型化而发生的短通道效应。

本发明可体现在写入及擦除过程中需要低的施加电压而具有低电力消耗的利用反馈场效应电子器件的排列电路。

附图说明

图1为用于说明本发明一实施例的反馈场效应电子器件的立体结构的图。

图2为用于说明本发明一实施例的反馈场效应电子器件的剖面结构的图。

图3a至图3d为用于说明本发明意思是合理的反馈场效应电子器件的非易失性写入动作特性的图。

图4a至图4d为用于说明本发明一实施例的反馈场效应电子器件的非易失性读取动作特性的图。

图5为用于说明本发明一实施例的反馈场效应电子器件的非易失性数据维持特性的图。

图6为用于说明作为本发明一实施例的反馈场效应电子器件的易失性器件的动作特性的图。

图7为用于说明本发明一实施例的辅助电子器件的剖视图。

图8为用于说明本发明一实施例的反馈场效应排列器件的电路图的图。

图9为用于说明利用本发明一实施例的反馈场效应排列器件的排列电路的图。

图10a及图10b为用于说明本发明一实施例的排列电路的易失性动作特性的图。

具体实施方式

以下，参照附图，说明本发明的多个实施例。

实施例及在此使用的术语并非将在本说明书中记载的技术限定在特定实施方式，而是包括对应实施例的多种变更、等同技术方案和/或代替技术方法。

以下，在说明多种实施例的过程中，在判断为相关的公知功能或结构的具体说明使本发明的主旨不清楚的情况下，将省略对其的详细说明。

而且，后述的术语考虑到在多个实施例中的功能来定义的术语，这可根据使用人员、运营人员的意图或管理改变。因此，上述定义以本说明书整体内容来定义。

与图中的说明相关地，对类似的结构要素赋予类似的附图标记。

只要文脉上并未明确表示，单数的表现包括复数的表现。

在本说明书中，“A或B”或“A和/或B中的至少一个”等的表现可包括一听罗列的项目的多有可能的组合。

“第一”、“第二”、“第一”或“第二”等的表现与对应结构要素的顺序或重要度无关地修饰，仅用于区分两种结构要素，而并非用于限定对应结构要素。

当一个(例如，第一)结构要素与其他(例如，第二)结构要素“(功能或通信)连接”或“链接”时，上述一个结构要素与上述另一个结构要素直接连接或者通过其他结构要素(例如，第三结构要素)连接。

在本说明书中，例如，“以～方式构成(后设定的)”(configured to)可根据状况与硬件或软件“适合于”、“具有能力”、“以～方式变更的”、“以～方式形成的”、“可进行”、或“以～方式设计的”相互互换(interchangeably)使用。

在一个状况下，“以～方式构成的装置”的表现意味着上述装置与其他装置或部件一同“进行”。

例如，文句“以执行A、B及C的方式构成(或设定)的处理器”为用于执行对应动作的专用处理器(例如，嵌入式处理器)或执行存储于存储装置的一个以上的软件程序来执行对应动作的常用处理器(例如，CPU或应用处理器)。

并且，术语“或”意味着包括的或“inclusive or”，而并非意味着排他性或“exclusive or”。

即，只要并未明确表示或从一个文脉明确表示，“x利用a或b”的表现意味着包括性自然顺序(natural inclusive permutations)中的一种。

以下使用的“部”、“器”等的术语为处理至少一个功能或动作的单位，这可通过硬件或软件或硬件及软件的结合体现。

图1为用于说明本发明一实施例的二极管结构的立体结构的图。

具体地，图1例示包括氮化物电荷储存层(nitride charge-storage layer)，栅极包围整个通道区域的二极管结构体的三维结构。

参照图1，二极管结构体可包括包围二极管结构体110的通道氧化物层120、电荷储存层130、块氧化物层140及栅极150。

根据本发明的一实施例，二极管结构体110可包括第一导电型区域112、第二导电型区域118、配置于第一导电型区域112与第二导电型区域118之间的内在区域114及配置于内在区域114与第二导电型区域118之间的阻挡区域116。

二极管结构体110可以为在p-n-i-n三极管、存储器件、半导体器件或存储器件中的一种。

根据本发明的一实施例，二极管结构体110作为n通道半导体器件动作，且呈现出除MOSFET的n通道器件和滞后特性之外的类似的特性。

并且，二极管结构体110中，第一导电型区域112以源极(source)区域动作，第二导电型区域118以漏极(drain)区域动作。

即，第一导电型区域112可被称为源极区域，第二导电型区域118可被称为漏极区域。

根据本发明的一实施例，二极管结构体110在基板上垂直或水平形成，基板可以为多结晶硅基板，二极管结构体110可以为多结晶状态或单结晶状态的硅。

作为一例，二极管结构体110可根据在基板上的垂直位置来以第一导电型或第二导电型掺杂。

其中，第一导电型为n型，第二导电型为p型。

根据本发明的一实施例，二极管结构体还可包括在内在区域114与栅极150之间包围内在区域114的栅极绝缘膜，栅极绝缘膜可以为硅氧化膜。

作为一例，二极管结构体110可呈p+-n+-i-n+结构，可包括第一p-n接合、第二p-n接合及第三p-n接合。

其中，p+为p型杂质以高浓度掺杂的情况下，n+为n型杂质以高浓度掺杂的情况。

例如，n通道可以为以二极管结构体110的内在区域114为基准在两侧掺杂n型杂质的情况。

另一方面，p通道可以为以二极管结构体110的内在区域114基准在两侧掺杂p型杂质的情况。

作为一例，二极管结构体110的整体长度为160nm，直径约为6nm。

根据本发明的一实施例，二极管结构体110可分为漏极区域、源极区域、通道区域，各个区域的整体长度相同。

即，根据本发明的一实施例，二极管结构体110中，内在区域114和阻挡区域116作为电荷移动的通道区域动作，第一导电型区域112、第二导电型区域118及上述通道区域的长度相同。

根据本发明的一实施例，通道氧化物层120利用二氧化硅形成，并起到在电荷储存层130与二极管结构体之间移动电荷的通路作用。

根据本发明的一实施例，电荷储存层130配置于通道氧化物层上，用于存储从二极管结构体流入的电流的电荷。

作为一例，电荷储存层130利用氮化硅来形成。

根据本发明的一实施例，电荷储存层130根据通过栅极施加的电压大小来捕集电荷或者释放(discharge)电荷。

根据本发明的一实施例，块氧化物层140包围通道氧化物层120及电荷储存层130。

作为一例，块氧化物层140对栅极150和电荷储存层130进行绝缘。

根据本发明的一实施例，栅极150在块氧化物层140上沿着内在区域114的周围配置。

作为一例，栅极150根据电压的差异来向二极管结构体110施加第一栅极电压及第二栅极电压。

作为一例，第一栅极电压与18V相应，第二栅极电压与-18V相应，第三栅极电压与0V相应。

例如，第一栅极电压也可以被称为正极电压，第二栅极电压也可以被称为负极电压。

图2为用于说明本发明一实施例的反馈场效应电子器件的剖面结构的图。

参照图2，反馈场效应电子器件200可包括二极管结构体210、通道氧化物层230、电荷储存层231、块氧化物层232及栅极240。

作为一例，二极管结构体210中，栅极240下方的第二导电型区域221及内在区域223以P型杂质掺杂，并未被栅极覆盖的第一导电型区域224和阻挡区域以n型杂质掺杂。

第一导电型区域224和阻挡区域及第二导电型区域221的掺杂浓度为1×10²⁰cm^-3，内在区域223的掺杂浓度为1×10¹⁵cm^-3。

根据本发明的一实施例，块氧化物层232的厚度大于电荷储存层231的厚度，通道氧化物层230的厚度小于电荷储存层231的厚度。

例如，通道氧化物层230的厚度约为6nm，电荷储存层231的厚度约为7nm，块氧化物层232的厚度约为8nm。

根据本发明的一实施例，二极管结构体210将第一导电型区域224用为源极区域，将第二导电型区域221用为漏极区域，将内在区域223和阻挡区域用为通道区域222，源极区域、漏极区域及通道区域的长度相同。

例如，在二极管结构体210的整体长度为160nm的情况下，第二导电型区域221、通道区域222及第一导电型区域224的长度相同。

根据本发明的一实施例，在通过栅极240施加第一栅极电压，通过第一导电型区域224和第二导电型区域221施加接地电压的情况下，电荷储存层231从内在区域接收电子并向内在区域排出空穴。

作为一例，在通过栅极240施加第一栅极电压，通过第一导电型区域及第二导电型区域施加接地电压的情况下，电荷储存层231可存储电子。

作为一例，在通过栅极240施加第二栅极电压，通过第一导电型区域及第二导带型区域施加接地电压的情况下，电荷储存层231可向通道区域222释放维持的电子。

图3a至图3d为用于说明本发明意思是合理的反馈场效应电子器件的非易失性写入动作特性的图。

图3a至图3b例示反馈场效应电子器件的编程动作和删除动作期间的临界电压(VTH)的变化。

参照图3a，图3a例示反馈场效应电子器件存储第一逻辑状态的数据的编程动作期间的临界电压的变化。

参照图表，栅极电压约在1μs期间施加+18V，源极电压和漏极电压施加0V。其中，+18V为正极电压，OV为接地电压。

因此，反馈场效应电子器件中，电子向电荷储存层注入，空穴通过福勒-诺德海姆(FN)通道从电荷储存层释放。

即，在通过栅极施加正极电压，向漏极区域和源极区域施加接地电压的情况下，二极管结构体使通道区域的电子向电荷储存层流入并执行编程动作。

参照图3b，图3b例示反馈场效应电子器件存储第二逻辑状态的数据的编程动作期间的临界电压的变化。

参照图表，栅极电压约在1μs期间内施加-18V，源极电压和漏极电压施加0V。其中，-18V也可以为正极电压。

因此，反馈场效应电子器件使电子从电荷储存层释放，空穴通过福勒-诺德海姆(FN)通道向电荷储存层注入。

即，在通过栅极施加正极电压，向漏极区域和源极区域施加接地电压的情况下，二极管结构体使电荷储存层的电子向通道区域流出来执行擦除操作。

因此，二极管结构体提供与栅极电压施加0V，漏极和源极电压施加18V的动作类似的效果。

图3c例示漏极及源极电压约为1.2V中存储第一逻辑状态的数据及第二逻辑状态的数据的器件的IDS-VGS传递曲线。

参照图表，本发明一实施例的反馈场效应电子器件呈现出陡峭的开关特性，临界电压(VTH)窗口为0.76V。

并且，反馈场效应电子器件可执行存储第一逻辑状态的数据的编程301动作和存储第二逻辑状态的数据的擦除302动作。

当在反馈场效应电子器件存储数据时，可包括存储第一逻辑状态的数据的动作和存储第二逻辑状态的数据的动作。

例如，第一逻辑状态的数据可以为“1”，第二逻辑状态的数据可以为“0”。另一方面，在上述说明过程中，第一逻辑状态的数据为“1”，第二逻辑状态的数据为“0”，根据存储器的设定灵活地变更。

另一方面，反馈场效应电子器件为存储器，存储第一逻辑状态的数据的动作可以为编程(programming)。

并且，反馈场效应电子器件为存储器，存储第二逻辑状态的数据的动作也可以为擦除(erasing)。

即，本发明可提供同时提供双向并列动作、低电力、高集成化特性的反馈场效应电子器件。

图3d例示在本发明一实施例的反馈场效应电子器件中存储第一逻辑状态的数据之后，存储第二逻辑状态的数据状态的能量维恩图。

在图表中，观察存储第一逻辑状态的数据的编程311的信号变化和存储第二逻辑状态的数据的擦除312的信号变化，反馈场效应电子器件在编程的状态下，电荷存储层内捕获的电子使能量带上升并生成隔阂。

另一方面，反馈场效应电子器件在存储第二逻辑状态的数据的状态下，因在电荷存储层的电子不足而无法形成能量隔阂。

因此，在存储第一逻辑状态的数据的反馈场效应电子器件，当通过增加漏极电压来执行读取动作时有可能不形成输出电流。因此，存储第二逻辑状态的数据的器件在没有栅极施加的情况下可通过漏电极打开。

图4a至图4d为用于说明本发明一实施例的反馈场效应电子器件的非易失性读取动作特性的图。

图4a例示本发明一实施例的反馈场效应电子器件中的信号的2个连续非易失性读取动作的时序图。

具体地，图4a例示两个连续的非易失性读取动作的时序图。其中，第一行为输入漏电极，第二行为输出漏电极。

各个电压脉冲的宽度可以为200ns。编程器件402的输出漏极电流为7.8μA，擦除器件401的输出漏极电流为0.01pA。

参照图表，本发明一实施例的反馈场效应电子器件在第一个读取脉冲中确定设备的状态需要约为184ns。

但是，本发明一实施例的反馈场效应电子器件在下一个读取脉冲中呈现出约为20ns延迟，这远远小于第一脉冲的延迟。

图4b及图4c分别例示装置的能带图及第一读取脉冲期间内装置的中心的通道区域的空穴浓度。其中，通道区域可以与内在区域相应。

参照图4b，能量隔阂突然被崩溃，霍尔脉冲在施加读取脉冲之后迅速的增加184ns。

参照图4c，在读取脉冲期间，装置的中心的通道区域的空穴浓度集中在特定距离。其中，特定距离可以约为100nm。

参照图4d，呈现出通道区域的平均空虚浓度和施加漏极电压的输出漏极电流。本发明一实施例的反馈场效应电子器件在施加漏极电压之后，通道区域的初期空穴浓度为1.13×10⁹cm^-3且可增加至1.01×10¹⁹cm^-3。

如图4d所示，在电荷储存层堆积的电荷不会在第一读取脉冲和第二读取脉冲之间完全被去除。

例如，完全去除在电荷储存层累积的电荷且达到初始状态需要消耗约为14.53μs。在完全去除电荷之后，读取动作可呈现出相同的184ns延迟。

即，本发明可体现在写入及擦除过程中需要低的施加电压来检测电力消耗的反馈场效应电子器件。

本发明可呈现出在内在区域电位累积的空虚降低电子隔阂并捕集正极反馈机制的特征。

即，为了打开反馈场效应电子器件而在内在区域需要充分量的空穴。

非易失性读取动作仅私家漏极电压来执行，因此，仅有接合泄漏电流在电位井(well)内堆积。

因此，在初始状态下可发生读取数据的延迟。

另一方面，连续的读取脉冲因堆积的电荷在读取脉冲之后并未完全去除，从而延迟有可能少。

即，本发明体现可实现存储器件的小型化及集成化，减少泄漏电流来具有低电力及高效率特性的反馈场效应电子器件。

图5为用于说明本发明一实施例的反馈场效应电子器件的非易失性数据维持特性的图。

参照图5，图表的横轴为时间的变化，纵轴为电荷储存层的的电子的浓度。

其中，指示线501为在反馈场效应电子器件的编程动作中捕集的电子的浓度，指示线502为在反馈场效应电子器件的擦除动作中捕集的电子的浓度，点503为在编程动作中的临界电压，点504为在擦除动作中的临界电压。

时间变化在室温条件下没有施加电压地进行，根据时间变化，约为10年后点503和点504的差异约为0.62V。

即，与本发明一实施例的反馈场效应电子器件的临界电压差异相对应的反馈场效应电子器件的临界差异约为10年后也大。

图6为用于说明作为本发明一实施例的反馈场效应电子器件的易失性器件的动作特性的图。

参照图6，图表的横轴为栅极电压的变化，纵轴为漏极电流的变化。

具体地，记录动作620中，在反馈场效应电子器件记录第一逻辑状态621的数据来将漏极电压及栅极电压分别增加1.2V及1.0V。

其中，所施加的栅极电压降低内在区域电荷隔阂，电子向阻挡区域的井流动。

其中，发生正极反馈环，本发明一实施例的反馈场效应电子器件可存储第一逻辑状态621。

另一方面，本发明一实施例的反馈场效应电子器件没有漏极电压地施加栅极电压来向第二逻辑状态的数据记录，由此，从通道去除堆积的电荷来复原能量隔阂。

保留动作610中施加0.5V的栅极电压，施加0.9V的漏极电压。若通过对于第一逻辑状态611数据的写入动作生成反馈环，则保留动作可提供电流。

并且，保留动作610拉动反馈环并不充分，因此，设备施加相同的电压来维持第二逻辑状态612。

读取动作600由本发明的反馈场效应电子器件分别将1.2V及0V向漏极及栅极施加来执行。在读取动作中，输出栅极电流检测与设备记录的数据相关的电流来确定为第一逻辑状态601及第二逻辑状态602。

作为一例，在通过栅极施加第四栅极电压、通过第二导电型区域施加第一漏极电压的情况下，反馈场效应电子器件可存储第一逻辑状态的数据。

并且，在通过栅极施加第四栅极电压、通过第二导电型区域施加第二漏极电压的情况下，反馈场效应电子器件可存储第二逻辑状态的数据。

根据本发明的一实施例，在通过栅极施加第五栅极电压、通过第二导电型区域施加第三漏极电压的情况下，反馈场效应电子器件可维持在第一逻辑状态的数据或第二逻辑状态的数据中的一个。

根据本发明的一实施例，在通过栅极施加第六栅极电压、通过第二导电型区域施加第一漏极电压的情况下，反馈场效应电子器件通过第一导电型区域输出与维持的数据有关的电流。

例如，第四栅极电压大于第五栅极电压，第六栅极电压小于第五栅极电压。

例如，第四栅极电压与1V的电压相应，第五栅极电压与0.5V的电压相应，第六栅极电压与0V的电压相应。

例如，第一漏极电压大于第三漏极电压，第二漏极电压小于第三漏极电压。

例如，第一漏极电压的大小与1.2V相应，第二漏极电压的大小与0V相应，第三漏极电压的大小与0.9V相应。

图7为用于说明本发明一实施例的辅助电子器件的剖视图。

图7例示与在图2中说明的二极管结构体相连接的辅助电子器件的剖视图。

参照图7，辅助电子器件700包括n-p-n纳米结构体710、栅极绝缘膜720及栅极730。

n-p-n纳米结构体710中，漏极区域711和源极区域713为n掺杂状态，通道区域712为p掺杂状态。

根据本发明一实施例，辅助电子器件700的漏极区域711与二极管结构体的源极区域串联。

图8为用于说明本发明一实施例的反馈场效应排列器件的电路图的图。

图8例示二极管结构体和辅助三极管串联的反馈场效应电子器件的电路图。其中，二极管结构体的结构基于图1及图2的说明，辅助三极管的结构基于图7的说明。

参照图8，反馈场效应电子器件800可包括二极管结构体810及辅助电子器件820。

二极管结构体810的源极区域和辅助三极管的漏极区域串联，二极管结构体的漏极区域通过位线相连接，栅极通过第一字线811相连接。

另一方面，辅助三极管820的栅极通过第二字线821相连接。

根据本发明的一实施例，反馈场效应电子器件800作为记录非易失性数据的单元进行工作。

以下，说明反馈场效应电子器件800存储第一逻辑状态的数据的编程动作和存储第二逻辑状态的数据的擦除动作。

首先，在编程动作过程中，在反馈场效应电子器件800在位线电压为浮动(floating)状态下、向第二字线821施加约为5V至9V的电压、向辅助电子器件的源极区域施加接地电压的情况下，电位可以为0V(body potential)。

例如，反馈场效应电子器件800在电位为0V状态下，若向第一字线811施加编程电压，则在电荷储存层存储电荷来进行编程。

其中，编程电压与18V相应，编程动作为存储第一逻辑状态的数据的动作。

另一方面，在共享反馈场效应电子器件800和第一字线811的其他反馈场效应电子器件的的情况下，电位上升至阈值电压而自我提升(self boosting)。

此时，若向第一字线811施加编程电压，则基于上升至阈值电压的电位而在栅极绝缘膜并未确保电位，从而，电荷不会向电荷储存层流入，从而不会进行编程。

即，在位线的电压浮动、通过第一字线施加第一栅极电压、通过第二字线施加第一栅极电压的一般电压的情况下，反馈场效应电子器件800中的电荷储存层可存储第一逻辑状态的数据。

其中，第一栅极电压与18V相应。

接着，在擦除动作中，在施加18V的位线电压、向第二字线821施加0V的电压，向辅助电子器件的源极区域施加接地电压的情况下，反馈场效应电子器件800的电位可以为18V。

此时，若向第一字线811施加0V，则在电荷储存层中会有电荷流出并记录第二逻辑状态的数据。

例如，电位为0V，与向第一字线811施加-18V的动作类似。

即，在通过位线施加与第一栅极电压相应的电压、向第一字线及第二字线施加接地电压的情况下，反馈场效应电子器件800中的电荷储存层可存储第二逻辑状态的数据。

另一方面，共享反馈场效应电子器件800和位线的其他反馈场效应电子器件的电位上升至18V，通过第一字线不施加电压，在电荷储存层中，电荷不会流出，从而不会被擦除。

作为一例，若向位线和第二字线821施加电压，则反馈场效应电子器件800输出电流来基于输出检测执行读取动作。

另一方面，反馈场效应电子器件800在不向第二字线821施加电压的情况下，辅助电子器件820不会动作，因此不会输出电流。

根据上述说明，本发明一实施例的反馈场效应电子器件变换执行易失性动作和非易失性动作。

即，在利用反馈场效应电子器件来设计排列电路的情况下，可变化易失性动作和非易失性动作来执行。

图9为用于说明利用本发明一实施例的反馈场效应排列器件的排列电路的图。

图9例示多个反馈场效应电子器件以3X3排列的排列电路。

参照图9，多个反馈场效应电子器件沿着行方向和列方向排列，排列电路的行方向共享位线，列方向共享第一字线。

利用多个反馈场效应电子器件的排列电路的动作根据图8的反馈场效应电子器件的动作。

图10a及图10b为用于说明本发明一实施例的排列电路的易失性动作特性的图。

图10a例示易失性存储动作的时序图。

图10a中的时序图的第一个行为漏极电压脉冲，第二个行为栅极电压脉冲，第三个行为输出漏电流。

各个电压脉冲的宽度为10ns，存储第一论理状体的数据的编程动作呈现出3ns延迟及8.4μA输出电流。

对于第一逻辑状态的数据和第二轮状态的数据的读取动作的输出电流可分别为6.3μA和20pA。

根据本发明的一实施例，二极管结构体需要低的维持电流。即，二极管结构体消耗维持第一逻辑状态的数据的1.5nA。

另一方面，二极管结构体消耗维持第二逻辑状态的数据的约为2.0pA。

本发明一实施例的二极管结构体在连续的读取动作中与以往的DRAM不同地具有无损读取特性。

即，二极管结构体中，读取动作和保留动作之间的转移不会对正极反馈机制产生影响，因此，装置可维持上述状态。

图10b为当本发明一实施例的二极管结构体执行保留动作105秒钟时的时序图，例示在易失性存储动作中的设备的保留特性。

根据图表，本发明一实施例的二极管结构体在写入和读取作业之间执行105秒钟左右的维持作业。

本发明一实施例的二极管结构体的写入及读取动作均具有10ns的脉冲宽度。

根据图表，本发明一实施例的二极管结构体可维持最少105秒钟的数据。

因此，本发明因正极反馈机制而没有理论刷新动作地维持存储值。

本发明的发明要求保护范围或说明书中记载的实施例的方法可通过硬件、软件或硬件和软件的组合形态体现(implemented)。

这种软件可存储于计算机可读存储介质。计算机可读存储介质存储至少一个处理器(软件模块)及当在电子装置中，通过至少一个处理器执行时，包括电子装置实施本发明的方法的指令(instructions)的至少一个程序。

这种软件存储于以易失性(volatile)或如只读存储器(ROM，Read Only Memory)的非易失性(non-volatile)存储装置的形态或以随机存取存储器(RAM，random accessmemory)、存储芯片(memory chips)或如装置或集成电路(integrated circuits)的存储器的形态或光盘只读存储器(CD-ROM，Compact Disc-ROM)、数字多功能光盘(DVDs，DigitalVersatile Discs)、磁盘(magnetic disk)或磁带(magnetic tape)等的光学或磁读取介质。

存储装置及存储媒介为当执行使包括体现一实施例的指令的程序或适合存储程序的机械可读取单元的实施例。

在上述具体实施例中，在本发明中的结构要素根据揭示的具体实施例以单数或复数表现。

但是，以单数或复数表现以适合为了说明的便利而揭示的状况的方式选择，上述实施例并不局限于单数或复数结构要素，以复数表现的结构要素也能够以单数构成，以单数表现的结构要素也能够以复数构成。

另一方面，本发明的说明中对具体实施例进行了说明，在不超出多种实施例中的技术思想的范围的限度内可进行多种变形。

因此，本发明的范围并不局限于说明的实施例，本发明的范围通过后述的发明要求保护范围和与上述发明要求保护范围等同的内容定义。