阅读说明：本技术 源极驱动器的信道电路 (Channel circuit of source driver ) 是由 郑彦诚 杨琇惠 于 2019-07-22 设计创作，主要内容包括：本发明提供一种源极驱动器的信道电路,包括第一数字模拟转换器、第二数字模拟转换器、第一开关、第二开关以及输出缓冲电路。输出缓冲电路的输出端用以耦接至显示面板的数据线。第一数字模拟转换器的输出端耦接至输出缓冲电路的多个输入端中的第一输入端。第二数字模拟转换器的输出端耦接至输出缓冲电路的多个输入端中的第二输入端。第一开关沿第一信号路径设置在第一数字模拟转换器的输出端与输出缓冲电路的输出端之间。第二开关沿第二信号路径设置在第二数字模拟转换器的输出端与输出缓冲电路的输出端之间。(The invention provides a channel circuit of a source driver, which comprises a first digital-to-analog converter, a second digital-to-analog converter, a first switch, a second switch and an output buffer circuit. The output end of the output buffer circuit is used for being coupled to the data line of the display panel. The output end of the first digital-to-analog converter is coupled to a first input end of the plurality of input ends of the output buffer circuit. The output terminal of the second digital-to-analog converter is coupled to a second input terminal of the plurality of input terminals of the output buffer circuit. The first switch is disposed along a first signal path between an output of the first digital-to-analog converter and an output of the output buffer circuit. The second switch is disposed between the output of the second digital-to-analog converter and the output of the output buffer circuit along a second signal path.)

源极驱动器的信道电路

技术领域

本发明涉及一种电子电路，且特别涉及一种源极驱动器的信道电路。

背景技术

图1是现有的一种源极驱动器的信道电路10的电路方块(circuit block)示意图。所述信道电路10包括数字模拟转换器(digital-to-analog converter，DAC)11与输出缓冲电路12。输出缓冲电路12的输出端耦接至显示面板20的数据线21。数字模拟转换器11的输出端经由金属线13耦接至输出缓冲电路12的输入端。数字模拟转换器11可以将数字的像素数据D11转换为模拟信号，并将所述模拟信号经由金属线13输出给输出缓冲电路12。输出缓冲电路12可以将对应于所述模拟信号的驱动信号输出至显示面板20的数据线21。

在数字模拟转换器11所输出的所述模拟信号发生转态后，金属线13的信号电平需要一段时间来恢复稳定(转态至新的电平)。一般而言，金属线13具有寄生电容(走线电容)C13，而输出缓冲电路12的输入端具有寄生电容(输入电容)C12。寄生电容C12与C13是决定输出缓冲电路12的输入端信号的回转率(Slew Rate)的因素的一个。无论如何，显示面板20的操作频率越来越高，亦即数据线21的一个线驱动周期越来越短。输出缓冲电路12的输入端信号的回转率往往限制了显示面板20的操作频率的提升。

须注意的是，“背景技术”段落的内容是用来帮助了解本发明。在“背景技术”段落所公开的部分内容(或全部内容)可能不是本领域技术人员所知道的现有技术。在“背景技术”段落所公开的内容，不代表该内容在本发明申请前已被本领域技术人员所知悉。

发明内容

本发明是针对一种源极驱动器的信道电路，以利于显示面板的操作频率的提升。

根据本发明的实施例，源极驱动器的信道电路包括：输出缓冲电路，至少具有多个输入端与输出端，其中输出缓冲电路的输出端用以耦接至显示面板的数据线；多个数字模拟转换器，包括第一数字模拟转换器与第二数字模拟转换器，其中第一数字模拟转换器的输出端耦接至输出缓冲电路的多个输入端中的第一输入端，第二数字模拟转换器的输出端耦接至输出缓冲电路的多个输入端中的第二输入端；第一开关，沿第一信号路径设置在第一数字模拟转换器的输出端与输出缓冲电路的输出端之间；以及第二开关，沿第二信号路径设置在第二数字模拟转换器的输出端与输出缓冲电路的输出端之间。

根据本发明的实施例，源极驱动器的信道电路包括：输出缓冲电路，至少具有多个输入端与输出端，其中输出缓冲电路的输出端用以耦接至显示面板的数据线；多个数字模拟转换器，包括第一数字模拟转换器与第二数字模拟转换器，其中第一数字模拟转换器的输出端耦接至输出缓冲电路的多个输入端中的第一输入端，第二数字模拟转换器的输出端耦接至输出缓冲电路的多个输入端中的第二输入端；其中当第一数字模拟转换器与第二数字模拟转换器当中的一个对图像帧(frame)的目前扫描线进行像素数据转换时，第一数字模拟转换器与第二数字模拟转换器当中的另一个对图像帧的下一个扫描线进行像素数据转换。

根据本发明的实施例，源极驱动器的信道电路包括：输出缓冲电路，至少具有多个输入端与输出端，其中输出缓冲电路的输出端用以耦接至显示面板的数据线；多个数字模拟转换器，包括第一数字模拟转换器与第二数字模拟转换器，其中第一数字模拟转换器的输出端耦接至输出缓冲电路的多个输入端中的第一输入端，第二数字模拟转换器的输出端耦接至输出缓冲电路的多个输入端中的第二输入端；其中对像素数据的各数值而言，当第一数字模拟转换器与第二数字模拟转换器当中的一个动作以进行像素数据转换时，第一数字模拟转换器与第二数字模拟转换器当中的另一个不动作，以及第一数据锁存电路及第二数据锁存电路当中的一个进行像素数据转换是取决于像素数据的数值。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1是现有的一种源极驱动器的信道电路的电路方块(circuit block)示意图。

图2是依照本发明的一实施例所示出的一种源极驱动器的信道电路的电路方块示意图。

图3是依照本发明的一实施例所示出的一种信道电路的电路方块示意图。

图4是依照本发明的另一实施例所示出的一种信道电路的电路方块示意图。

图5是依照本发明的一实施例说明图4所示电路的信号时序示意图。

图6是依照本发明的另一实施例所示出的一种信道电路的电路方块示意图。

图7是依照本发明的一实施例说明图6所示电路的信号时序示意图。

图8是依照本发明的另一实施例所示出的一种信道电路的电路方块示意图。

图9是依照本发明的另一实施例所示出的一种信道电路的电路方块示意图。

图10是依照本发明的另一实施例所示出的一种信道电路的电路方块示意图。

图11是依照本发明的另一实施例所示出的一种信道电路的电路方块示意图。

图12是依照本发明的另一实施例所示出的一种信道电路的电路方块示意图。

附图标号说明

10、210_1、210_n、300、600、900、1000、1100、1200：信道电路；

11、212_1、212_m、330a、330b、330c、330d：数字模拟转换器；

12、214、350、450、1050、1150、1250：输出缓冲电路；

13：金属线；

20、30：显示面板；

21、31_1、31_n：数据线；

200：源极驱动器；

211_1、211_m、320a、320b、1020a、1020b、1020c、1020d：数据锁存电路；

213_1、213_m、340a、340b、340c、340d：开关；

310、321a、321b、321c、321d、820、840a、840b：锁存器；

322a、322b、322c、322d、830：电位移位器；

323、1023a、1023b、1023c、1023d：组合逻辑电路；

323a、323b：判断结果；

351、1251a、1251b：输出缓冲器；

451a、451b、451c、451d、1152：输入级电路；

452：增益与输出级电路；

1151a、1151b：输入与增益级电路；

C12、C13：电容；

D11：像素数据；

LD：加载信号；

Load_odd、Load_even：加载信号；

Ma、Mb、Mc：位；

PD1、PD2：位数据；

SP_1、SP_m：信号路径。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于在附图中。只要有可能，相同组件符号在图式和描述中用来表示相同或相似部分。

在本申请说明书全文(包括权利要求书)中所使用的”耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)在第二装置，则应该被解释成该第一装置可以直接连接在该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。本申请说明书全文(包括权利要求书)中提及的“第一”、“第二”等用语是用以命名组件(element)的名称，或区别不同实施例或范围，而并非用来限制组件数量的上限或下限，亦非用来限制组件的次序。另外，凡可能之处，在附图及实施方式中使用相同标号的组件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的组件/构件/步骤可以相互参照相关说明。

本发明诸实施例所述源极驱动器的信道电路具有多个数字模拟转换器。这些数字模拟转换器的任一个可以对输出缓冲电路的多个信号路径中的一个对应信号路径进行充放电(亦即输出模拟信号)。当这些数字模拟转换器的其中一个数字模拟转换器对这些信号路径的其中一个信号路径进行充放电时，输出缓冲电路的这些信号路径中的另一个对应信号路径可以提供对应的驱动信号给显示面板的数据线。在这些信号路径之间的切换操作，有利于显示面板的操作频率的提升。

图2是依照本发明的一实施例所示出的一种源极驱动器200的信道电路210_1的电路方块(circuit block)示意图。源极驱动器200包括n个信道电路，例如图2所示信道电路210_1至210_n。信道电路的数量n可以依照设计需求来决定。这些信道电路210_1至210_n的任何一个用以耦接至显示面板30的多个数据线31_1至31_n中的一条对应数据线。基于这些信道电路210_1至210_n对数据线31_1至31_n的驱动操作，显示面板30可以显示图像。图2所示显示面板30可以参照图1所示显示面板20，而图2所示数据线31_1至31_n可以参照图1所示数据线21，故不再重复说明。

以下将说明图2所示信道电路210_1的实施细节。在源极驱动器200中的其他信道电路(例如信道电路210_n)可以参照信道电路210_1的相关说明来类推，故不再重复说明。在图2所示实施例中，信道电路210_1包括m个数据锁存电路(例如数据锁存电路211_1至211_m)、m个数字模拟转换器(digital-to-analog converter，DAC)(例如数字模拟转换器212_1至212_m)、m个开关(例如开关213_1至213_m)以及一个输出缓冲电路214。数量值m可以依照设计需求来决定，并且m大于1。

通过数据锁存电路211_1至211_m之间与数字模拟转换器212_1至212_m之间的协作，可改善数据处理效率(功率消耗或处理速度至少其中的一个)。为达此目的，数据锁存电路211_1至211_m的每一个的输入端用以接收像素数据的位数据的各自部分或全部。在一例中，数据锁存电路211_1至211_m可用以锁存像素数据的相同输入电平范围但在各图像帧中不同的像素位置(例如不同扫描线)。在另一例中，数据锁存电路211_1至211_m可用以接收像素数据的不同输入电平范围。此外，数据锁存电路211_1至211_m也可用以依据不同的时序来锁存像素数据，其是取决于设计需求和/或数据内容。

数据锁存电路211_1的输出端耦接至数字模拟转换器212_1的输入端，数字模拟转换器212_1的输出端耦接至输出缓冲电路214多个输入端当中的一输入端(例如，第一输入端)。以此类推，数据锁存电路211_m的输出端耦接至数字模拟转换器212_m的输入端，数字模拟转换器212_m的输出端耦接至输出缓冲电路214多个输入端当中的另一输入端(例如，第二输入端)。

数据锁存电路211_1用以依据第一加载时序来加载数据，数据锁存电路211_m(例如数据锁存电路211_2)用以依据与第一载入时序不同的第二加载时序来加载数据。此外，第一加载时序可相关于开关213_1的切换时序，并且第二加载时序可相关于开关213_m的切换时序，其与开关213_1的切换时序不同。换句话说，载入时序与切换时序可一起设计或彼此匹配。例如，开关213_1可被导通以在像素数据被数据锁存电路211_1加载或被数字模拟转换器212_1处理之后作为像素数据的信号路径。类似地，开关213_2可被导通以在像素数据被数据锁存电路211_2加载或被数字模拟转换器212_2处理之后作为像素数据的信号路径。

在一些实施例中，第一加载时序及第二载入时序的每一个是取决于图像帧中什么像素数据被配置为待由数据锁存电路211_1及211_2来锁存。例如，在一些实施例中，第一加载时序及第二加载时序的每一个是分别取决于图像帧中待由数据锁存电路211_1及211_2来锁存的像素数据的位置(例如像素数据所在的那一个扫描线)。在其他实施例中，第一加载时序及第二载入时序的每一个是取决于像素数据的至少一个位。所述至少一个位可相关于图像帧中被配置为待由数据锁存电路211_1及211_2来锁存的像素数据的输入电平范围。

输出缓冲电路214的输出端用以耦接至显示面板30的数据线31_1。输出缓冲电路214具有m个信号路径，例如信号路径SP_1至SP_m。开关213_1沿信号路径SP_1设置在数字模拟转换器212_1的输出端与输出缓冲电路214的输出端之间。同理可推，开关213_m沿信号路径SP_m设置在数字模拟转换器212_m的输出端与输出缓冲电路214的输出端之间。这些开关213_1至213_m各自在不同的时间被导通(turn on)。

举例来说，在第一期间，开关213_1被导通以启用(activate)信号路径SP_1，并且开关213_m被截止(turn off)以停用(deactivate)信号路径SP_m。信号路径SP_1被启用，因此信号路径SP_1可以传输数字模拟转换器212_1所输出的第一伽马电压(GAMMA voltage)。因此，输出缓冲电路214可以根据所述第一伽马电压而输出驱动电压给显示面板30的数据线31_1。在信号路径SP_m被停用的期间，数字模拟转换器212_m可以输出第二伽马电压给信号路径SP_m，但是信号路径SP_m不会传输所述第二伽马电压。在所述第一期间后的第二期间，开关213_1被截止以停用信号路径SP_1，并且开关213_m被导通以启用信号路径SP_m。信号路径SP_m被启用，因此信号路径SP_m可以传输数字模拟转换器212_m所输出的所述第二伽马电压。因此，输出缓冲电路214可以根据所述第二伽马电压而输出对应的驱动电压给显示面板30的数据线31_1。在信号路径SP_1被停用的期间，数字模拟转换器212_1可以输出第三伽马电压给信号路径SP_1，但是信号路径SP_1不传输所述第三伽马电压。

再举例来说，在可为扫描线期间的第一期间，输出缓冲电路214可以选择将相关于输出缓冲电路214的第一输入端的信号的第一驱动信号经由输出缓冲电路214的输出端输出给数据线31_1，以及数据锁存电路211_m可以锁存并输出像素数据的位数据的各自部分或是全部至数字模拟转换器212_m的输入端。在第二期间，数据锁存电路211_1锁存并输出像素数据的位数据的各自部分或是全部至数字模拟转换器212_1的输入端，以及输出缓冲电路214选择将相关于输出缓冲电路214的第二输入端的信号的第二驱动信号经由输出缓冲电路214的输出端输出给数据线31_1。

基于上述实施方式，源极驱动器200的信道电路210_1的这些数字模拟转换器212_1至212_m的任一个可以对输出缓冲电路214的多个信号路径SP_1至SP_m中的一个对应信号路径进行充放电(亦即输出伽马电压)。当这些数字模拟转换器212_1至212_m的其中一个数字模拟转换器对这些信号路径SP_1至SP_m的其中一个信号路径进行充放电时，输出缓冲电路214的这些信号路径SP_1至SP_m中的另一个对应信号路径可以提供对应的驱动电压(驱动信号)给显示面板30的数据线31_1。在这些信号路径SP_1至SP_m之间的切换操作，有利于显示面板的操作频率的提升。

图3是依照本发明的一实施例所示出的一种信道电路300的电路方块示意图。图3所示信道电路300可以参照图2所示信道电路210_1的相关说明。在图3所示实施例中，信道电路300包括锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路350。图3所示数据锁存电路320a、数字模拟转换器330a与开关340a可以参照图2所示数据锁存电路211_1、数字模拟转换器212_1与开关213_1的相关说明，图3所示数据锁存电路320b、数字模拟转换器330b与开关340b可以参照图2所示数据锁存电路211_m、数字模拟转换器212_m与开关213_m的相关说明，而图3所示输出缓冲电路350可以参照图2所示输出缓冲电路214的相关说明。

数据锁存电路320a的输出端耦接至数字模拟转换器330a的输入端，数据锁存电路320b的输出端耦接至数字模拟转换器330b的输入端。数据锁存电路320a可用以依据指示第一载入时序的第一加载信号(例如，加载信号Load_odd)来加载数据。数据锁存电路320b可用以依据指示与第一载入时序不同的第二载入时序的第二加载信号(例如，加载信号Load_even)来加载数据。如图5所示，第一加载信号与第二加载信号(例如，加载信号Load_odd与Load_even)的每一个的脉冲可在每一个扫描线期间来产生以使对应的数据锁存电路来加载数据。数据锁存电路320a、320b的每一个的锁存期间的时间长度(例如，第一加载信号与第二加载信号的脉冲之间的时间长度)可为一个扫描线期间的时间长度的数倍(例如，此例为两倍即m＝2)。在产生第一加载信号以开始第一锁存期间之后，第二加载信号可在第一锁存期间产生以开始第二锁存期间。数据锁存电路320a在第一锁存期间锁存第一扫描线(例如，Line N)的像素数据，数据锁存电路320b在第二锁存期间锁存第二扫描线(例如，Line N+1)的像素数据。类似于图2，开关340a的第一切换时序是取决于指示第一载入时序的第一加载信号，开关340b的第二切换时序是取决于指示第二载入时序的第二加载信号。

在图3所示实施例中，数据锁存电路320a包括锁存器321a以及电位移位器(levelshifter)322a。锁存器321a的输入端耦接至锁存器310，以接收像素数据PD的位数据的各自部分或是全部。锁存器321a的控制端受控于锁存信号Load_odd。电位移位器322a的输入端耦接至锁存器321a的输出端。电位移位器322a的输出端耦接至数字模拟转换器330a的输入端。数据锁存电路320b包括锁存器321b以及电位移位器322b。锁存器321b的输入端耦接至锁存器310，以接收像素数据PD的位数据的各自部分或是全部。锁存器321b的控制端受控于锁存信号Load_even。电位移位器322b的输入端耦接至锁存器321b的输出端。电位移位器322b的输出端耦接至数字模拟转换器330b的输入端。

依据设计需求，在一些实施例中，数字模拟转换器330a、330b的输入数据范围可相同，数字模拟转换器330a、330b的输出数据范围可相同。伽马电路(图3未示)分别提供具有第一电平范围的第一伽马电压及具有第二电平范围的第二伽马电压给数字模拟转换器330a、330b，其中第一电平范围及第二电平范围相同。

在一实施例中，当数字模拟转换器330a、330b其中的一个在为图像帧中的目前扫描线进行像素数据转换时，数字模拟转换器330a、330b其中的另一个在为图像帧中的下一个扫描线进行像素数据转换。在此实施例中，数字模拟转换器330a可用以转换图像帧中的第一多个扫描线(例如第奇数个扫描线)；数字模拟转换器330b可用以转换图像帧中的第二多个扫描线(例如第偶数个扫描线)，其中第一多个扫描线与第二多个扫描线不同。例如，在第偶数个扫描线期间，锁存器312b可对第偶数个扫描线的像素数据的位数据的各自部分或是全部进行采样，并通过电位移位器322b输出采样数据至数字模拟转换器330b。在第奇数个扫描线期间，锁存器312a可对第奇数个扫描线的像素数据的位数据的各自部分或是全部进行采样，并通过电位移位器322a输出采样数据至数字模拟转换器330a。其中，第奇数个扫描线与第偶数个扫描线为相邻的扫描线。例如，第奇数个扫描线是图像帧的第N条扫描线，第偶数个扫描线是图像帧的第N+1条扫描线。

在图3所示实施例中，开关340a的第一端可以被用来做为输出缓冲电路350的第一输入端，而开关340b的第一端可以被用来做为输出缓冲电路350的第二输入端。图3所示输出缓冲电路350包括输出缓冲器351。本实施例并不限制输出缓冲器351的实施方式。举例来说，在一些实施例中，输出缓冲器351可以包括现有的输出缓冲器或是其他类型的输出缓冲电路。输出缓冲器351的输入端耦接至开关340a的第二端与开关340b的第二端。输出缓冲器351的输出端可以被用来做为输出缓冲电路350的输出端。以此实施方式，输出缓冲电路350(其包括输入级、增益级及输出级电路)可被数字模拟转换器330a、330b共用。依据开关340a、340b是否导通，数字模拟转换器330a、330b所产生的输出信号其中的一个可传递至输出缓冲电路350。此外，数字模拟转换器330a、330b可被视为一个分为两群的数字模拟转换器(例如8位的数字模拟转换器)，分别转换从锁存器840a、840b而来的数据，并且输出从伽马电压产生电路(未示出)输出的多个伽马电压电平的全部范围(例如0至255伽马电压电平)的各自一半的范围(例如0至127、128至255伽马电压电平)。

在各第一锁存期间(例如Line N、Line N+2)，数据锁存电路320a可锁存并输出像素数据的各自部分(例如第奇数条扫描线)至数字模拟转换器330a的输入端。类似地，在各第二锁存期间(例如Line N-1、Line N+1)，数据锁存电路320b可锁存并输出像素数据的各自部分(例如第偶数条扫描线)至数字模拟转换器330b的输入端。各第二锁存期间可在对应的第一锁存期间(例如中间)开始。

在第一期间(例如第偶数个扫描线期间)，开关340a为导通而开关340b为截止，使得输出缓冲器351可以选择将相关于输出缓冲电路350的第一输入端的信号的第一驱动信号经由输出缓冲器351的输出端输出给数据线31_1。在所述第一期间，数据锁存电路320b可以锁存并输出像素数据的位数据的各自部分或是全部至数字模拟转换器330b的输入端。在第二期间(例如第奇数个扫描线期间)，数据锁存电路320a可以锁存并输出像素数据的位数据的各自部分或是全部至数字模拟转换器330a的输入端。在所述第二期间，开关340a为截止而开关340b为导通，使得输出缓冲器351可以选择将相关于输出缓冲电路350的第二输入端的信号的第二驱动信号经由输出缓冲器351的输出端输出给数据线31_1。各第二期间例如是对应的第一期间的下一个。

图4是依照本发明的另一实施例所示出的一种信道电路400的电路方块示意图。图4所示信道电路400可以参照图2所示信道电路210_1或图3所示信道电路300的相关说明。在图4所示实施例中，信道电路400包括锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路450。图4所示数据锁存电路320a、数字模拟转换器330a与开关340a可以参照图2所示数据锁存电路211_1、数字模拟转换器212_1与开关213_1的相关说明，或是参照图3所示数据锁存电路320a、数字模拟转换器330a与开关340a的相关说明。图4所示数据锁存电路320b、数字模拟转换器330b与开关340b可以参照图2所示数据锁存电路211_m、数字模拟转换器212_m与开关213_m的相关说明，或是参照图3所示数据锁存电路320b、数字模拟转换器330b与开关340b的相关说明。图4所示输出缓冲电路450可以参照图2所示输出缓冲电路214的相关说明，或是参照图3所示输出缓冲电路350的相关说明。

在图4所示实施例中，输出缓冲电路450包括输入级电路451a、输入级电路451b以及增益与输出级电路452。本实施例并不限制输入级电路451a、输入级电路451b以及增益与输出级电路452的实施方式。举例来说，在一些实施例中，输入级电路451a和/或输入级电路451b可以包括现有的放大器的输入级电路或是其他类型的输入级电路，而增益与输出级电路452可以包括现有的放大器的增益级电路与输出级电路(或是其他类型的增益与输出级电路)。输入级电路451a的输入端可以被用来做为输出缓冲电路450的第一输入端，而输入级电路451b的输入端可以被用来做为输出缓冲电路450的第二输入端。开关340a的第一端耦接至输入级电路451a的输出端。开关340b的第一端耦接至输入级电路451b的输出端。增益与输出级电路452的输入端耦接至开关340a的第二端与开关340b的第二端。增益与输出级电路452的输出端可以被用来做为输出缓冲电路450的输出端。

以此实施方式，增益与输出级电路452可被输入级电路451a、451b共用。依据开关340a、340b是否导通，数字模拟转换器330a、330b所产生的输出信号其中的一个可传递至增益与输出级电路452，此外，数字模拟转换器330a、330b可被视为一个分为两群的数字模拟转换器(例如8位的数字模拟转换器)，分别转换从锁存器840a、840b而来的数据，并且输出从伽马电压产生电路(未示出)输出的多个伽马电压电平的全部范围(例如0至255伽马电压电平)的各自一半的范围(例如0至127、128至255伽马电压电平)。

图5是依照本发明的一实施例说明图4所示电路的信号时序示意图。为了方便说明，本申请所述第一期间可以被定义为第偶数个扫描线期间，而本申请所述第二期间可以被定义为第奇数个扫描线期间。以图5为例，所述第奇数个扫描线期间可以是第N条扫描线期间(标示为”Line N”)与第N+2条扫描线期间(标示为”Line N+2”)，所述第偶数个扫描线期间可以是第N+1条扫描线期间(标示为”Line N+1”)与第N+3条扫描线期间(标示为”LineN+3”)。在其他实施例中，本申请所述第一期间可以被定义为第奇数个扫描线期间，而本申请所述第二期间可以被定义为第偶数个扫描线期间。

请参照图4与图5。第一加载信号及第二加载信号的每一个的脉冲(例如Load_odd及Load_even)可在各扫描线期间产生以使对应的数据锁存电路来加载数据。每次像素数据PD的第奇数个扫描线期间(例如Line N及LineN+2)几乎结束时，产生第一加载信号Load_odd的脉冲，其触发数据锁存电路320a的锁存器321a来锁存像素数据的各自部分。类似地，每次像素数据PD的第偶数个扫描线期间(例如Line N+1及Line N+3)几乎结束时，产生第二加载信号Load_even的脉冲，其触发数据锁存电路320b的锁存器321b来锁存像素数据的各自部分。由图5可清楚的了解，各数据锁存电路320a、320b的锁存期间的时间长度(例如，第一加载信号与第二加载信号的脉冲之间的时间长度)可以是一个扫描线期间的两倍。

在产生第一加载信号Load_odd以开始第一锁存期间之后，第二加载信号Load_even可在第一锁存期间产生以开始第二锁存期间，例如在第一锁存期间的一半的时间点开始第二锁存期间。数据锁存电路320a的锁存器321a在第一锁存期间锁存第一扫描线(例如，Line N)的像素数据，数据锁存电路320b的锁存器321b在第二锁存期间锁存第二扫描线(例如，Line N+1)的像素数据。

在第一锁存期间开始之后，即在数据锁存电路320a的锁存器321a锁存像素数据的各自部分(例如，Line N的像素数据)之后，数字模拟转换器330a转换(改变)所锁存的像素数据的各自部分，以在第一锁存期间输出所转换的结果(伽马电压)给输入级电路451a的输入端。在第一期间，开关340a为导通(标示为“ON”)而开关340b为截止(标示为“OFF”)，使得输出缓冲电路350或450可以依据数字模拟转换器330a所产生的伽马电压选择将第一驱动信号输出给数据线31_1。类似地，在第二锁存期间开始之后，即在数据锁存电路320b的锁存器321b锁存像素数据的各自部分(例如，Line N+1的像素数据)之后，数字模拟转换器330b转换(改变)所锁存的像素数据的各自部分，以在第二锁存期间输出所转换的结果(伽马电压)给输入级电路451a的输入端。在第二期间，开关340b为导通(标示为”ON”)而开关340b为截止(标示为”OFF”)，使得输出缓冲电路350或450可以依据数字模拟转换器330b所产生的伽马电压选择将第二驱动信号输出给数据线31_1

应注意的是，当数字模拟转换器330a仍在对输入级电路的输入端进行充电的期间，数字模拟转换器330b可开始对输入级电路的输入端进行预充电。

图6是依照本发明的又一实施例所示出的一种信道电路600的电路方块示意图。图6所示信道电路600包括锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路450。图6所示信道电路600、锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路450可以参照图4所示信道电路400、锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路450的相关说明，故不再重复说明。类似于图4，以此实施方式，增益与输出级电路452可被输入级电路451a、451b共用。依据开关340a、340b是否导通，数字模拟转换器330a、330b所产生的输出信号其中的一个可传递至增益与输出级电路452，此外，数字模拟转换器330a、330b可被视为一个分为两群的数字模拟转换器(例如8位的数字模拟转换器)，分别转换从锁存器840a、840b而来的数据，并且输出从伽马电压产生电路(未示出)输出的多个伽马电压电平的全部范围(例如0至255伽马电压电平)的各自一半的范围(例如0至127、128至255伽马电压电平)。

在图6所示实施例中，对像素数据的各数值而言，数字模拟转换器330a、330b哪一个转换像素数据是取决于像素数据的数。例如，对像素数据的各数值而言，数字模拟转换器330a、330b其中的一个动作以进行像素数据转换，数字模拟转换器330a、330b其中的另一个不动作(idle)。数据锁存电路320a用以依据取决于开关340a的第一切换时序的第一加载时序来加载数据。数据锁存电路320b用以依据取决于开关340b的第二切换时序的第二加载时序来加载数据。

在图6所示实施例中，像素数据PD的数值范围被分为多个子范围，其中这些子范围包括第一子范围与第二子范围。其中，数字模拟转换器330a的输出电压范围不同于数字模拟转换器330b的输出电压范围，数字模拟转换器330a的输出电压范围相关于像素数据PD的所述第一子范围，以及数字模拟转换器330b的输出电压范围相关于像素数据PD的所述第二子范围。伽马电路(图6未示)分别提供具有第一电平范围的第一伽马电压及具有第二电平范围的第二伽马电压给数字模拟转换器330a、330b，其中第一电平范围及第二电平范围相同。第一子范围及第二子范围分别是像素数据的数值范围的高范围及低范围。第一子范围及第二子范围不重迭。当像素数据的数值属于第一子范围时，数字模拟转换器330a动作以转换像素数据。当像素数据的数值不属于第一子范围时，数字模拟转换器330a不动作。当像素数据的数值属于第二子范围时，数字模拟转换器330b动作以转换像素数据。当像素数据的数值不属于第二子范围时，数字模拟转换器330b不动作。

当像素数据PD属于所述第一子范围时，数据锁存电路320a锁存并输出像素数据PD的位数据的第一各自部分至数字模拟转换器330a的输入端，以及输出缓冲电路450选择将相关于输出缓冲电路450的第一输入端的信号的第一驱动信号经由输出缓冲电路450的输出端输出。当像素数据PD属于所述第二子范围时，数据锁存电路320b锁存并输出像素数据PD的位数据的第一各自部分至数字模拟转换器330b的输入端，以及输出缓冲电路450选择将相关于输出缓冲电路450的第二输入端的信号的第二驱动信号经由输出缓冲电路450的输出端输出。

在图6所示实施例中，锁存器321a的第一控制端与锁存器321b的第一控制端均受控于相同的加载信号LD。锁存器321a的输入端与锁存器321b的输入端均耦接至锁存器310。锁存器321a的输入端与锁存器321b的输入端可以接收像素数据PD的位数据的第一各自部分。锁存器321a的第二控制端与锁存器321b的第二控制端可以接收像素数据PD的位数据的第二各自部分，位数据即像素数据PD的至少一个位。锁存器321a用以依据像素数据PD的位数据的第二各自部分来加载像素数据。锁存器321b用以依据像素数据PD的位数据的第二各自部分来加载像素数据。加载信号LD的加载期间的时间长度等于锁存器321a、321b的每一个的线锁存期间的时间长度。当像素数据PD属于第一子范围且加载信号LD为致能时，锁存器321a锁存并输出像素数据PD的位数据的第一各自部分。当像素数据PD属于第二子范围且加载信号LD为致能时，锁存器321b锁存并输出像素数据PD的位数据的第二各自部分。

开关340a的第一切换时序是取决于像素数据PD的至少一个位，开关340b的第二切换时序是取决于像素数据PD的至少一个位。例如，像素数据PD包括最高有效位Ma(mostsignificant bit，MSB)与其他位(例如所述位数据的第一各自部分)。所述其他位包括最低有效位Mc(least significant bit，LSB)。电位移位器322a可以将被锁存器321a锁存的像素数据传输给数字模拟转换器330a，而电位移位器322b可以将被锁存器321b锁存的像素数据传输给数字模拟转换器330b。除此之外，电位移位器322a可以将像素数据的最高有效位Ma传输给开关340a的控制端，而电位移位器322b可以将像素数据的最高有效位Ma的反相位Mb传输给开关340b的控制端。

以此种实施方式，锁存器312a、312b的每一个可被加载信号LD及从锁存器310所输出的数据(例如8位数据)的至少一个位(例如MSB数据)控制。从锁存器310所输出的数据的其他位(例如7位数据)可依据至少一个位(例如MSB数据)提供给锁存器312a、312b。例如，当MSB的值为“1”时，锁存器312b锁存从锁存器310所输出的8位数据的7位数据，接着提供锁存的数据给数字模拟转换器330a。反之，当MSB的值为“0”时，锁存器312a锁存从锁存器310所输出的8位数据的7位数据，接着提供锁存的数据给数字模拟转换器330a。因此，当MSB的保持不变时，仅一个数字模拟转换器动作以输出从伽马电压产生电路所输出的伽马电压的全部范围的各自子范围，且另一个数字模拟转换器不动作。并且，当MSB的改变时，动作的数字模拟转换器与不动作的数字模拟转换器分别改变为不动作的数字模拟转换器与动作的数字模拟转换器。

图7是依照本发明的一实施例说明图6所示电路的信号时序示意图。图7所示实施例可以参照图5的相关说明来类推。从图7所示波形可以知道，数字模拟转换器330a的输出电压范围不同于数字模拟转换器330b的输出电压范围。当最高有效位Ma为逻辑“1”(亦即反相位Mb为逻辑“0”)时，亦即当像素数据PD属于所述第一子范围时，数据锁存电路320a可以锁存并输出像素数据PD的位数据的所述第一各自部分至数字模拟转换器330a的输入端，而数字模拟转换器330a可以输出对应的伽马电压给输入级电路451a的输入端。当最高有效位Ma为逻辑“1”(亦即反相位Mb为逻辑“0”)时，开关340a为导通而开关340b为截止，使得增益与输出级电路452可以选择将相关于输入级电路451a的输入端的信号的第一驱动信号输出给数据线31_1。

当最高有效位Ma为逻辑“0”(亦即反相位Mb为逻辑“1”)时，亦即当像素数据PD属于所述第二子范围时，数据锁存电路320b可以锁存并输出像素数据PD的位数据的所述第一各自部分至数字模拟转换器330b的输入端，而数字模拟转换器330b可以输出对应的伽马电压给输入级电路451b的输入端。当最高有效位Ma为逻辑“0”(亦即反相位Mb为逻辑“1”)时，开关340a为截止而开关340b为导通，使得增益与输出级电路452可以选择将相关于输入级电路451b的输入端的信号的第二驱动信号输出给数据线31_1。

图8是依照本发明的又一实施例所示出的一种信道电路800的电路方块示意图。图8所示信道电路800包括锁存器310、锁存器820、电位移位器830、数据锁存电路840a、数据锁存电路840b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路450。图8所示信道电路800、锁存器310、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路450可以参照图6所示信道电路600、锁存器310、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路450的相关说明，故不再重复说明。图8所示锁存器820可以参照图6所示锁存器321a与锁存器321b的相关说明，而图8所示电位移位器830可以参照图6所示电位移位器322a与电位移位器322b的相关说明。图6与图8的主要差异在于图8的锁存器820共用电位移位器830。图8所示数据锁存电路840a与数据锁存电路840b可以参照图2所示数据锁存电路211_1与数据锁存电路211_m的相关说明。类似于图6，增益与输出级电路452可被输入级电路451a、451b共用。依据开关340a、340b是否导通，数字模拟转换器330a、330b所产生的输出信号其中的一个可传递至增益与输出级电路452，此外，数字模拟转换器330a、330b可被视为一个分为两群的数字模拟转换器(例如8位的数字模拟转换器)，分别转换从锁存器840a、840b而来的数据，并且输出从伽马电压产生电路(未示出)输出的多个伽马电压电平的全部范围(例如0至255伽马电压电平)的各自一半的范围(例如0至127、128至255伽马电压电平)。

在图8所示实施例中，数据锁存电路840a与数据锁存电路840b从电位移位器830接收像素数据的位数据的所述第一各自部分。数据锁存电路840a的输出端耦接至数字模拟转换器330a的输入端。数据锁存电路840b的输出端耦接至数字模拟转换器330b的输入端。

在一例中，电位移位器830输出8位数据，至少一位数据(例如分别作为位Ma、Mb的MSB及反相的MSB)给开关340a、340b，其他7位的LSB数据给锁存器840a、840b的每一个。

具体而言，当最高有效位Ma为逻辑“1”(亦即反相位Mb为逻辑“0”)时，亦即当像素数据PD属于所述第一子范围时，数据锁存电路840a锁存并输出像素数据的位数据的所述第一各自部分至数字模拟转换器330a的输入端，而数字模拟转换器330a可以输出对应的伽马电压给输入级电路451a的输入端。当最高有效位Ma为逻辑“1”(亦即反相位Mb为逻辑“0”)时，开关340a为导通而开关340b为截止，使得增益与输出级电路452可以选择将相关于输入级电路451a的输入端的信号的第一驱动信号输出给数据线31_1。

当最高有效位Ma为逻辑“0”(亦即反相位Mb为逻辑“1”)时，亦即当像素数据PD属于所述第二子范围时，数据锁存电路840b锁存并输出像素数据的位数据的所述第一各自部分至数字模拟转换器330b的输入端，而数字模拟转换器330b可以输出对应的伽马电压给输入级电路451b的输入端。当最高有效位Ma为逻辑“0”(亦即反相位Mb为逻辑“1”)时，开关340a为截止而开关340b为导通，使得增益与输出级电路452可以选择将相关于输入级电路451b的输入端的信号的第二驱动信号输出给数据线31_1。

上述实施例是依照像素数据PD的最高有效位而将像素数据PD的数值范围分为第一子范围与第二子范围。无论如何，像素数据PD的数值范围的切分方式不应受限于上述实施例。像素数据PD的数值范围的切分方式可以依照设计需求来决定。

图9是依照本发明的更一实施例所示出的一种信道电路900的电路方块示意图。图9所示信道电路900包括锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路450。图9所示信道电路900、锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路450可以参照图6的相关说明，故不再重复说明。以此种实施方式，增益与输出级电路452可被输入级电路451a、451b共用。依据开关340a、340b是否导通，数字模拟转换器330a、330b所产生的输出信号其中的一个可传递至增益与输出级电路452。

在图9所示实施例中，数据锁存电路320a包括锁存器321a、电位移位器322a与组合逻辑电路323，而数据锁存电路320b包括锁存器321b与电位移位器322b。伽马电压产生电路(未示出)输出的多个伽马电压电平被分为两群并分别提供给数字模拟转换器330a、330b。组合逻辑电路323可决定如何分配锁存器310所锁存的数据给锁存器321a、321b，接着分别由数字模拟转换器330a、330b转换。

在一具体例中，组合逻辑电路323可以判断像素数据PD是否属于第一子范围或是第二子范围。所述第一子范围与所述第二子范围可以依照设计需求来定义。当像素数据PD是属于所述第一子范围时，组合逻辑电路323可以输出判断结果323a给锁存器321a。当像素数据PD是属于所述第二子范围时，组合逻辑电路323可以输出判断结果323b给锁存器321b。

锁存器321a的输入端用以接收像素数据PD的位数据的所述第一各自部分。当判断结果323a表示像素数据PD属于所述第一子范围且加载信号LD为致能时，锁存器321a锁存并输出像素数据PD的位数据的所述第一各自部分。电位移位器322a的输入端耦接至第一锁存器321a的输出端。电位移位器322a的输出端耦接至数字模拟转换器330a的输入端。锁存器321b的输入端用以接收像素数据PD的位数据的第一各自部分。当判断结果323b表示像素数据PD属于所述第二子范围且加载信号LD为致能时，第二锁存器321b锁存并输出像素数据PD的位数据的所述第一各自部分。电位移位器322b的输入端耦接至锁存器321b的输出端。电位移位器322b的输出端耦接至数字模拟转换器330b的输入端。

当像素数据PD属于所述第一子范围时，锁存器321a可以锁存并输出像素数据PD，因此数字模拟转换器330a可以输出对应的伽马电压给输入级电路451a的输入端。当最高有效位Ma为逻辑“1”(亦即反相位Mb为逻辑“0”)时，开关340a为导通而开关340b为截止，使得增益与输出级电路452可以选择将相关于输入级电路451a的输入端的信号的第一驱动信号输出给数据线31_1。

当像素数据PD属于所述第二子范围时，锁存器321b可以锁存并输出像素数据PD，因此数字模拟转换器330b可以输出对应的伽马电压给输入级电路451b的输入端。当最高有效位Ma为逻辑“0”(亦即反相位Mb为逻辑“1”)时，开关340a为截止而开关340b为导通，使得增益与输出级电路452可以选择将相关于输入级电路451b的输入端的信号的第二驱动信号输出给数据线31_1。

例如，锁存器310锁存8个位的数据。从锁存器310输出的8位数据(例如8位)中的至少一个位可被提供给组合逻辑电路323，且从锁存器310输出的8位数据也可被提供给锁存器321a、321b的每一个。此外，组合逻辑电路323可提供数据(例如1位)的至少一个位给锁存器321a、321b的每一个。因此，锁存器321a、321b的每一个可锁存9个位的数据(一个位来自组合逻辑电路323，其他8个位来自锁存器310)，接着可依据来自组合逻辑电路323的位而响应以锁存来自锁存器310的数据的全部范围的各自子范围。从锁存器321a、321b的每一个所输出的至少一个位(例如MSB个位)可被提供至开关340a、340b中对应的一个，并且从锁存器321a、321b所输出的其他七个位可被提供至数字模拟转换器330a、330b中对应的一个。

图10是依照本发明的再一实施例所示出的一种信道电路1000的电路方块示意图。图10所示信道电路1000包括锁存器310、数据锁存电路1020a、数据锁存电路1020b、数据锁存电路1020c、数据锁存电路1020d、数字模拟转换器330a、数字模拟转换器330b、数字模拟转换器330c、数字模拟转换器330d、开关340a、开关340b、开关340c、开关340d以及输出缓冲电路1050。图10所示信道电路1000、锁存器310以及输出缓冲电路1050可以参照图9所示信道电路900、锁存器310以及输出缓冲电路450的相关说明，故不再重复说明。图10所示数据锁存电路1020a、数据锁存电路1020b、数据锁存电路1020c与数据锁存电路1020d可以参照图9所示数据锁存电路320a与数据锁存电路320b的相关说明来类推，图10所示数字模拟转换器330a、数字模拟转换器330b、数字模拟转换器330c与数字模拟转换器330d可以参照图9所示数字模拟转换器330a与数字模拟转换器330b的相关说明来类推，而图10所示开关340a、开关340b、开关340c与开关340d可以参照图9所示开关340a与开关340b的相关说明来类推，故不再重复说明。伽马电压产生电路(未示出)可分别提供多群伽马电压电平给数字模拟转换器330a、330b、330c、330d。在一些实施例中，各数字模拟转换器可在伽马电压产生电路所输出的全部伽马电压范围的子范围中动作。例如，数字模拟转换器330a、330b、330c、330d可分别接收192至255、128至191、64至127、0至63伽马电压电平。

在图10所示实施例中，数据锁存电路1020a的输出端耦接至数字模拟转换器330a的输入端，数据锁存电路1020b的输出端耦接至数字模拟转换器330b的输入端，数据锁存电路1020c的输出端耦接至数字模拟转换器330c的输入端，而数据锁存电路1020d的输出端耦接至数字模拟转换器330d的输入端。数字模拟转换器330a的输出端耦接至输出缓冲电路1050的第一输入端，数字模拟转换器330b的输出端耦接至输出缓冲电路1050的第二输入端，数字模拟转换器330c的输出端耦接至输出缓冲电路1050的第三输入端，而数字模拟转换器330d的输出端耦接至输出缓冲电路1050的第四输入端。

在图10所示实施例中，输出缓冲电路1050包括输入级电路451a、输入级电路451b、输入级电路451c、输入级电路451d以及增益与输出级电路452。图10所示输入级电路451a、输入级电路451b、输入级电路451c与输入级电路451d可以参照图9所示输入级电路451a与输入级电路451b的相关说明来类推，而图10所示增益与输出级电路452可以参照图9所示增益与输出级电路452的相关说明来类推，故不再重复说明。以此种实施方式，增益与输出级电路452可被输入级电路451a、451b、451c、451d共用。依据开关340a、340b、340c、340d是否导通，数字模拟转换器330a、330b、330c、330d所产生的输出信号其中的一个可传递至增益与输出级电路452。

在图10所示实施例中，数据锁存电路1020a包括锁存器321a、电位移位器322a与组合逻辑电路1023a，数据锁存电路320b包括锁存器321b、电位移位器322b与组合逻辑电路1023b，数据锁存电路320c包括锁存器321c、电位移位器322c与组合逻辑电路1023c，而数据锁存电路320d包括锁存器321d、电位移位器322d与组合逻辑电路1023d。图10所示锁存器321a、锁存器321b、锁存器321c与锁存器321d可以参照图9所示锁存器321a与锁存器321b的相关说明来类推，而图10所示电位移位器322a、电位移位器322b、电位移位器322c与电位移位器322d可以参照图9所示电位移位器322a与电位移位器322b的相关说明来类推，故不再重复说明。以此种实施方式，各锁存器321a至321d在组合逻辑电路1023a至1023d的控制之下而响应以锁存来自锁存器310的数据的全部范围的各自子范围。例如，锁存器310锁存8个位的数据。从锁存器310输出的8位数据(例如8位)中的至少一个位(例如2个MSB位)可被提供给组合逻辑电路1023a至1023d，且从锁存器310输出的6位数据也可被提供给锁存器321a至321d的每一个。此外，组合逻辑电路1023a至1023d可提供数据(例如1位)的至少一个位给锁存器321a至321d的每一个。因此，锁存器321a至321d的每一个可锁存7个位的数据(一个位来自对应的组合逻辑电路，其他6个位来自锁存器310)，接着可依据来自对应的组合逻辑电路的位而响应以锁存来自锁存器310的数据的全部范围的各自子范围。从锁存器321a至321d的每一个所输出的位(例如MSB位)可被提供至开关340a至340d中对应的一个。

在图10所示实施例中，像素数据PD包括第一部分位数据PD2与第二部分位数据PD1。为方便说明，在此假设所述第二部分位数据PD1是像素数据PD的最高有效位(两个位)，而第一部分位数据PD2是像素数据PD的其他有效位。

在图10所示实施例中，像素数据PD的数值范围被分为第一子范围、第二子范围、第三子范围与第四子范围。所述第一子范围、所述第二子范围、所述第三子范围与所述第四子范围可以依照设计需求来定义。数字模拟转换器330a的输出电压范围、数字模拟转换器330b的输出电压范围、数字模拟转换器330c的输出电压范围与数字模拟转换器330d的输出电压范围互不相同。数字模拟转换器330a的输出电压范围相关于像素数据PD的所述第一子范围，数字模拟转换器330b的输出电压范围相关于像素数据PD的所述第二子范围，数字模拟转换器330c的输出电压范围相关于像素数据PD的所述第三子范围，以及数字模拟转换器330d的输出电压范围相关于像素数据PD的所述第四子范围。

图10所示组合逻辑电路1023a可以依据素数据PD的第二部分位数据PD1来判断像素数据PD是否属于第一子范围，以及输出判断结果给锁存器321a。组合逻辑电路1023b可以依据素数据PD的第二部分位数据PD1来判断像素数据PD是否属于第二子范围，以及输出判断结果给锁存器321b。组合逻辑电路1023c可以依据素数据PD的第二部分位数据PD1来判断像素数据PD是否属于第三子范围，以及输出判断结果给锁存器321c。组合逻辑电路1023d可以依据素数据PD的第二部分位数据PD1来判断像素数据PD是否属于第四子范围，以及输出判断结果给锁存器321d。

当组合逻辑电路1023a的判断结果表示像素数据PD是属于所述第一子范围且加载信号LD为致能时，锁存器321a锁存并输出像素数据PD的第一部分位数据PD2。当像素数据PD是属于所述第一子范围时，输出缓冲电路1050的输出端选择输出相关于输出缓冲电路1050的第一输入端的信号的第一驱动信号。当组合逻辑电路1023b的判断结果表示像素数据PD是属于所述第二子范围且加载信号LD为致能时，锁存器321b锁存并输出像素数据PD的第一部分位数据PD2。当像素数据PD是属于所述第二子范围时，输出缓冲电路1050的输出端选择输出相关于输出缓冲电路1050的第二输入端的信号的第二驱动信号。当组合逻辑电路1023c的判断结果表示像素数据PD属于第三子范围且加载信号LD为致能时，锁存器321c锁存并输出像素数据PD的第一部分位数据PD2。当像素数据PD是属于所述第三子范围时，输出缓冲电路1050的输出端选择输出相关于输出缓冲电路1050的第三输入端的信号的第三驱动信号。当组合逻辑电路1023d的判断结果表示像素数据PD属于第四子范围且加载信号LD为致能时，锁存器321d锁存并输出像素数据PD的第一部分位数据PD2。当像素数据PD是属于所述第四子范围时，输出缓冲电路1050的输出端选择输出相关于输出缓冲电路1050的第四输入端的信号的第四驱动信号。

图11是依照本发明的再一实施例所示出的一种信道电路1100的电路方块示意图。图11所示信道电路1100可以参照图2所示信道电路210_1、图3所示信道电路300或图4所示信道电路400的相关说明。在图11所示实施例中，信道电路1100包括锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路1150。图11所示锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a与开关340b可以参照图4所示锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a与开关340b的相关说明，故不再重复说明。

在图11所示实施例中，输出缓冲电路1150包括输入与增益级电路1151a、输入与增益级电路1151b以及输出级电路1152。本实施例并不限制输入与增益级电路1151a、输入与增益级电路1151b以及输出级电路1152的实施方式。举例来说，在一些实施例中，输入与增益级电路1151a和/或输入与增益级电路1151b可以包括现有的放大器的输入级电路与增益级电路，或者输入与增益级电路1151a和/或输入与增益级电路1151b可以是其他类型的输入级电路。输出级电路1152可以包括现有的放大器的输出级电路(或是其他类型的输出级电路)。以此实施方式，输出级电路1152可被输入及增益级1151a、1151b共用。依据开关340a、340b是否导通，输入及增益级1151a、1151b所产生的输出信号其中的一个可传递至输出级电路1152。

输入与增益级电路1151a的输入端可以被用来做为输出缓冲电路1150的第一输入端，亦即输入与增益级电路1151a的输入端耦接至数字模拟转换器330a的输出端。开关340a的第一端耦接至输入与增益级电路1151a的输出端。输入与增益级电路1151b的输入端可以被用来做为输出缓冲电路1150的第二输入端，亦即输入与增益级电路1151b的输入端耦接至数字模拟转换器330b的输出端。开关340b的第一端耦接至输入与增益级电路1151b的输出端。输出级电路1152的输入端耦接至开关340a的第二端与开关340b的第二端。输出级电路1152的输出端可以被用来做为输出缓冲电路1150的输出端。

在第一期间，数字模拟转换器330a可以输出伽马电压给输入与增益级电路1151a的输入端，开关340a为导通而开关340b为截止，使得输出级电路1152可以选择将相关于输入与增益级电路1151a的输入端的信号的第一驱动信号输出给数据线31_1。在所述第一期间，数据锁存电路320b可以锁存并输出像素数据的位数据的各自部分或是全部至数字模拟转换器330b的输入端，使得数字模拟转换器330b可以预先地对输入与增益级电路1151b的输入端进行充电。

在所述第一期间后的第二期间，数据锁存电路320a可以锁存并输出像素数据的位数据的各自部分或是全部至数字模拟转换器330a的输入端，使得数字模拟转换器330a可以预先地对输入与增益级电路1151a的输入端进行充电。在所述第二期间，数字模拟转换器330b可以输出伽马电压给输入与增益级电路1151b的输入端，开关340a为截止而开关340b为导通，使得输出级电路1152可以选择将相关于输入与增益级电路1151b的输入端的信号的第二驱动信号输出给数据线31_1。

图12是依照本发明的更一实施例所示出的一种信道电路1200的电路方块示意图。图12所示信道电路1200可以参照图2所示信道电路210_1、图3所示信道电路300或图4所示信道电路400的相关说明。在图12所示实施例中，信道电路1200包括锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a、开关340b以及输出缓冲电路1250。图12所示锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a与开关340b可以参照图4所示锁存器310、数据锁存电路320a、数据锁存电路320b、数字模拟转换器330a、数字模拟转换器330b、开关340a与开关340b的相关说明，故不再重复说明。

在图12所示实施例中，输出缓冲电路1250包括输出缓冲器1251a以及输出缓冲器1251b。本实施例并不限制输出缓冲器1251a以及输出缓冲器1251b的实施方式。举例来说，在一些实施例中，输出缓冲器1251a以及输出缓冲器1251b可以包括现有的输出缓冲器或是其他类型的输出缓冲电路。输出缓冲器1251a的输入端可以被用来做为输出缓冲电路1250的第一输入端，亦即输出缓冲器1251a的输入端耦接至数字模拟转换器330a的输出端。开关340a的第一端耦接至输出缓冲器1251a的输出端。开关340a的第二端可以被用来做为输出缓冲电路1250的输出端。输出缓冲器1251b的输入端可以被用来做为输出缓冲电路1250的第二输入端，亦即输出缓冲器1251b的输入端耦接至数字模拟转换器330b的输出端。开关340b的第一端耦接至输出缓冲器1251b的输出端。开关340b的第二端耦接至开关340a的第二端。以此实施方式，输出缓冲器1251a以及输出缓冲器1251b有各自的输出级电路。依据开关340a、340b是否导通，输出缓冲器1251a以及输出缓冲器1251b所产生的输出信号其中的一个可传递至显示面板30。

在第一期间，数字模拟转换器330a可以输出伽马电压给输出缓冲器1251a的输入端，开关340a为导通而开关340b为截止，使得输出缓冲器1251a可以将相关于输出缓冲器1251a的输入端的信号的第一驱动信号输出给数据线31_1。在所述第一期间，数据锁存电路320b可以锁存并输出像素数据的位数据的各自部分或是全部至数字模拟转换器330b的输入端，使得数字模拟转换器330b可以预先地对输出缓冲器1251b的输入端进行充电。

在所述第一期间后的第二期间，数据锁存电路320a可以锁存并输出像素数据的位数据的各自部分或是全部至数字模拟转换器330a的输入端，使得数字模拟转换器330a可以预先地对输出缓冲器1251a的输入端进行充电。在所述第二期间，数字模拟转换器330b可以输出伽马电压给输出缓冲器1251b的输入端，开关340a为截止而开关340b为导通，使得输出缓冲器1251b可以选择将相关于输出缓冲器1251b的输入端的信号的第二驱动信号输出给数据线31_1。

总结来说，本发明诸实施例所述源极驱动器的信道电路具有多个数字模拟转换器。这些数字模拟转换器的任一个可以对输出缓冲电路的多个信号路径中的一个对应信号路径进行充放电(亦即输出模拟信号)。当这些数字模拟转换器的其中一个数字模拟转换器对这些信号路径的其中一个信号路径进行充放电时，输出缓冲电路的这些信号路径中的另一个对应信号路径可以提供对应的驱动信号给显示面板的数据线。在这些信号路径之间的切换操作，有利于显示面板的操作频率的提升。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或个对其中部分或个全部技术特征进行等同替换；而这些修改或个替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。