阅读说明：本技术 一种dll锁定指示电路及方法 (DLL locking indicating circuit and method ) 是由 吴江 于 2019-10-30 设计创作，主要内容包括：本发明公开一种DLL锁定指示电路及方法,属于集成电路设计技术领域。所述DLL锁定指示电路包括鉴相器模块、电荷泵/环路滤波器模块、压控延时线模块和锁定指示模块,其中所述鉴相器模块比对CLKD_0、CLKD_N、CLKD_2N三个输入时钟之间的相位差,并输出脉冲控制信号UP、DN；所述电荷泵/环路滤波器模块根据脉冲控制信号UP、DN对控制电压V<Sub>C</Sub>进行充放电；所述压控延时线模块通过控制电压V<Sub>C</Sub>调节其延时,输出CLKD_1~CLKD_2N共2N个时钟信号；所述锁定指示模块根据2N个时钟信号判定DLL是否锁定,并指示锁定是正确锁定还是谐波锁定。(The invention discloses a DLL locking indicating circuit and a DLL locking indicating method, and belongs to the technical field of integrated circuit design. The DLL locking indicating circuit comprises a phase discriminator module, a charge pump/loop filter module, a voltage-controlled delay line module and a locking indicating module, wherein the phase discriminator module compares the phase difference between three input clocks of CLKD _0 and CLKD _ N, CLKD _2N and outputs pulse control signals UP and DN; the charge pump/loop filter module controls the voltage V according to pulse control signals UP and DN C Carrying out charge and discharge; the voltage-controlled delay line module controls the voltage V C Adjusting the time delay of the clock signals, and outputting 2N clock signals of CLKD _ 1-CLKD _2N in total; the lock indication module determines whether the DLL is locked based on the 2N clock signals and indicates whether the lock is a correct lock or a harmonic lock.)

一种DLL锁定指示电路及方法

技术领域

本发明涉及集成电路设计技术领域，特别涉及一种DLL锁定指示电路及方法。

背景技术

随着集成电路的快速发展，电路系统的工作速度越来越高，对数据传输、恢复等提出了挑战。为降低对高速时钟的需求，多相位时钟成为一种解决方案。DLL（Delay-LockedLoop，延迟锁相环）可产生固定间隔的多相位时钟，被广泛的应用在数据恢复、过采样等领域。随着时钟频率范围越来越广，如何保证DLL在各个频率下正确锁定并输出多相位时钟成为了DLL设计的关键需求。

DLL在多个频段下工作，压控延时线需覆盖较大的延时范围，此时容易发生谐波锁定，即压控延时线的整体延时为n（n=2,3,4...）个时钟周期，导致输出时钟相位偏离需求时钟相位。为了保证DLL正常工作，设计一个可在线监测DLL锁定情况、并在DLL谐波锁定时给出报警信号的锁定指示电路成为一种良好的解决方案。

发明内容

本发明的目的在于提供一种DLL锁定指示电路及方法，以解决目前DLL容易因压控延时线覆盖较大的延时范围而发生谐波锁定，从而导致输出时钟相位偏离需求时钟相位的问题。

为解决上述技术问题，本发明提供一种DLL锁定指示电路，用于电路系统中，所述DLL锁定指示电路包括：

鉴相器模块，比对CLKD_0、CLKD_N、CLKD_2N三个输入时钟之间的相位差，并输出脉冲控制信号UP、DN；

电荷泵/环路滤波器模块，根据脉冲控制信号UP、DN对控制电压V_C进行充放电；

压控延时线模块，通过控制电压V_C调节其延时，输出CLKD_1~CLKD_2N共2N个时钟信号；

锁定指示模块，根据2N个时钟信号判定DLL是否锁定，并指示锁定是正确锁定还是谐波锁定。

可选的，所述锁定指示模块包括脉冲产生单元、锁定检测单元和锁定类型判断单元；其中，

所述脉冲产生单元对输入时钟CLK_P进行延时并产生窄脉冲CLK_PULSE，所述窄脉冲CLK_PULSE的中心对齐时钟信号CLKD_0；

所述锁定检测单元对窄脉冲CLK_PULSE进行采样，当累计M个周期采样结果均为高时判定DLL锁定，锁定指示信号拉高；M为电路系统配置的计算器计数值；

所述锁定类型判断单元在锁定指示信号拉高后，对DLL锁定类型进行判断，指示DLL是正确锁定还是谐波锁定；当DLL发生谐波锁定时，电路系统对DLL进行复位并配置所述压控延时线模块的延时为最小值，使得DLL重新跟踪并进入正确锁定状态。

可选的，所述压控延时线模块包括2N个相同的压控延时单元，输入为时钟信号CLKD_0，压控延时单元分别输出时钟信号CLKD_1、...、CLKD_N、...、CLKD_2N。

可选的，所述脉冲产生单元产生的窄脉冲CLK_PULSE的脉冲宽度由电路系统配置的缓冲器数量确定。

可选的，所述脉冲产生单元包括两级缓冲器和异或门，缓冲器的延时为△t_d，产生的窄脉冲CLK_PULSE的脉冲宽度为2△t_d，锁定时时钟信号CLKD_2N与时钟信号CLKD_0同相，若持续M个周期采样结果均为1则判断DLL锁定。

可选的，所述锁定检测单元包括D触发器和计数器M，所述D触发器输入端与所述异或门输出端相连。

可选的，所述锁定类型判断单元包括与门和N-1个D触发器，所述N-1个D触发器的CLK输入端分别接时钟信号CLKD_1、...、CLKD_(N-1)，D输入端均接时钟CLKD_0；输出端均接至所述与门。

本发明还提供了一种DLL锁定指示方法，包括如下步骤：

步骤1、电路系统对脉冲产生单元中的缓冲器进行配置，确定其延时；

步骤2、电路系统对计数器M进行配置，确定锁定指示拉高所需连续采样值为高的次数；

步骤3、DLL复位后开始工作，产生由步骤1确定宽度的窄脉冲CLK_PULSE；

步骤4、时钟信号CLKD_2N时钟对窄脉冲CLK_PULSE进行采样，连续M个周期均为高则判断DLL锁定，锁定指示信号拉高；

步骤5、当检测到锁定指示信号为高时，锁定类型判断单元开始工作，时钟信号CLKD_1到CLKD_(N-1)对时钟信号CLKD_0进行采样；

步骤6、当所有采样值相与结果为高时，锁定类型为正确锁定，否则判断为谐波锁定；

步骤7、当DLL发生谐波锁定时，复位DLL，并将压控延时线模块的延时置为最小；

步骤8、重复步骤3~7，直至DLL正确锁定。

在本发明中提供了一种DLL锁定指示电路及方法，所述DLL锁定指示电路包括鉴相器模块、电荷泵/环路滤波器模块、压控延时线模块和锁定指示模块。所述鉴相器模块比对CLKD_0、CLKD_N、CLKD_2N三个输入时钟之间的相位差，并输出脉冲控制信号UP、DN；所述电荷泵/环路滤波器模块根据脉冲控制信号UP、DN对控制电压V_C进行充放电；所述压控延时线模块通过控制电压V_C调节其延时，输出CLKD_1~CLKD_2N共2N个时钟信号；所述锁定指示模块根据2N个时钟信号判定DLL是否锁定，并指示锁定是正确锁定还是谐波锁定。

本发明具有以下有益效果：

对DLL的锁定进行判断，避免DLL进入错锁，确保使用DLL的电路系统稳定可靠地工作。

附图说明

图1是本发明提供的DLL锁定指示电路结构示意图；

图2是本发明提供的DLL锁定指示方法流程示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种DLL锁定指示电路及方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

本发明提供了一种DLL锁定指示电路，其结构如图1所示，包括鉴相器模块11、电荷泵/环路滤波器模块12、压控延时线模块13和锁定指示模块14。具体的，所述鉴相器模块11比对三个输入时钟信号CLKD_0、CLKD_N、CLKD_2N之间的相位差，并输出脉冲控制信号UP、DN；所述电荷泵/环路滤波器模块12根据脉冲控制信号UP、DN对控制电压V_C进行充放电；所述压控延时线模块13通过控制电压V_C调节其延时，且延时关于控制电压V_C有单调性及良好的线性度，并输出CLKD_1~CLKD_2N共2N个时钟信号；所述锁定指示模块14根据2N个时钟信号判定DLL是否锁定，并指示是正确锁定还是错误锁定。为满足不同输入频率的要求，所述压控延时线模块13的延时范围较大，可能覆盖0~n个时钟周期T，DLL正确锁定时，所述压控延时线模块13的整体延时为1个周期T，但在谐波锁定时所述压控延时线模块13的整体延时为n*T（n=2,3,4...）。

进一步的，所述锁定指示模块14包括脉冲产生单元141、锁定检测单元142和锁定类型判断单元143；其中，所述脉冲产生单元141对输入时钟CLK_P进行延时并产生宽度可配置的窄脉冲CLK_PULSE，所述窄脉冲CLK_PULSE的中心对齐时钟信号CLKD_0；所述锁定检测单元142利用所述压控延时线模块13输出的时钟信号对窄脉冲CLK_PULSE进行采样，当累计M个周期（其中，M为电路系统配置的计算器计数值，一般取M>100，如M=256，512，...等）采样结果均为高时判定DLL锁定，锁定指示信号拉高；所述锁定类型判断单元143在锁定指示信号拉高后，对DLL锁定类型进行判断，指示DLL是正确锁定还是谐波锁定：正确锁定时时钟信号CLKD_1~CLKD_(N-1)对时钟信号CLKD_0采样结果均为高，若出现低，则DLL为谐波锁定，即压控延时线模块13整体延时大于1个周期。当DLL发生谐波锁定时，电路系统对DLL进行复位并配置所述压控延时线模块13的延时为最小值，使得DLL重新跟踪并进入正确锁定状态。

具体的，请继续参阅图1，所述压控延时线模块13包括2N个相同的压控延时单元，即压控延时单元1、...压控延时单元N、...、压控延时单元2N，输入为时钟信号CLKD_0，2N个压控延时单元分别输出时钟信号CLKD_1、...、CLKD_N、...、CLKD_2N至所述锁定指示模块14。

具体的，所述脉冲产生单元141产生的窄脉冲CLK_PULSE的脉冲宽度由电路系统配置的缓冲器数量确定。如图2所示，所述脉冲产生单元141包括两级缓冲器和异或门，缓冲器的延时为△t_d，输入时钟CLK_P经过两级缓冲器形成CLK_D，与原始的输入时钟CLK_P同时进入异或门，产生的窄脉冲CLK_PULSE的脉冲宽度为2△t_d，锁定时时钟信号CLKD_2N与时钟信号CLKD_0同相，若持续M个周期采样结果均为1则判断DLL锁定。

请继续参阅图2，所述锁定检测单元142包括D触发器和计数器M，所述D触发器输入端与所述异或门输出端相连；所述锁定类型判断单元143包括与门和N-1个D触发器，所述N-1个D触发器的CLK输入端分别接时钟信号CLKD_1、CLKD_2、...、CLKD_(N-1)，D输入端均接时钟信号CLKD_0；输出端均接至所述与门；所述所述锁定类型判断单元143在锁定后通过时钟信号CLKD_1、CLKD_2、...、CLKD_(N-1)对时钟信号CLKD_0进行采样的结果指示锁定的类型。

实施例二

本发明提供了一种DLL锁定指示方法，示意图如图2所示，包括如下步骤：

步骤1、电路系统对脉冲产生单元中的缓冲器进行配置，确定其延时；

步骤2、电路系统对计数器M进行配置，确定锁定指示拉高所需连续采样值为高的次数；

步骤3、DLL复位后开始工作，产生由步骤1确定宽度的窄脉冲CLK_PULSE；

步骤4、时钟信号CLKD_2N时钟对窄脉冲CLK_PULSE进行采样，连续M个周期均为高则判断DLL锁定，锁定指示信号拉高；

步骤5、当检测到锁定指示信号为高时，锁定类型判断单元开始工作，时钟信号CLKD_1到CLKD_(N-1)对时钟信号CLKD_0进行采样；

步骤6、当所有采样值相与结果为高时，锁定类型为正确锁定，否则判断为谐波锁定；

步骤7、当DLL发生谐波锁定时，复位DLL，并将压控延时线模块的延时置为最小；

步骤8、重复步骤3~7，直至DLL正确锁定。

具体的，所述DLL锁定指示方法基于DLL锁定时输出时钟的相位关系，判断DLL是否锁定，如果锁定，进一步判断是正确锁定还是谐波锁定。所述脉冲产生单元141的缓冲器可由级联的反向相链组成，并可在线配置其延时单元数；为了避免DLL进入谐波锁定，所述压控延时线模块13的延时需从小开始设置，若所述压控延时线模块13的延时与控制电压V_C成正比，则在上电复位时将控制电压拉到0，反之则将控制电压拉到VDD；所述锁定类型判断单元143为高时，指示DLL正确锁定，环路正常工作；所述锁定类型判断单元143输出为低时，指示DLL发生谐波锁定，可依据该信号对DLL进行复位操作，使DLL正常工作。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。