阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 田村隆博 小野沢勇一 高桥美咲 三塚要 尾崎大辅 兼武昭徳 于 2018-10-24 设计创作，主要内容包括：本发明提供半导体装置,其具有半导体基板,半导体基板具备二极管区、晶体管区和位于二极管区与晶体管区之间的边界区,边界区包括在半导体基板的正面侧的预先确定的深度位置从与二极管区邻接的端部起向晶体管区侧延伸设置的缺陷区,且边界区的至少一部分不具有在半导体基板的正面露出的第1导电型的发射区,晶体管区在夹在相邻的2个沟槽部之间且具有发射区的台面部中的最靠近边界区的台面部的下方不具有缺陷区。(The present invention provides a semiconductor device having a semiconductor substrate provided with a diode region, a transistor region, and a boundary region between the diode region and the transistor region, wherein the boundary region includes a defect region extending from an end adjacent to the diode region to the transistor region side at a predetermined depth position on the front surface side of the semiconductor substrate, and at least a part of the boundary region does not have an emitter region of a 1 st conductivity type exposed on the front surface of the semiconductor substrate, and the transistor region does not have a defect region below a mesa portion closest to the boundary region among mesa portions sandwiched between adjacent 2 trench portions and having the emitter region.)

半导体装置

技术领域

本发明涉及半导体装置。

背景技术

已知有在1个半导体基板具有IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)部和FWD(Free Wheeling Diode：续流二极管)部的RC-IGBT(ReverseConducting-IGBT：反向导通IGBT)。以往，已知有在IGBT部与FWD部之间不设置N+型发射区和P+型的接触区的结构(例如参照专利文献1)。另外，已知使设置于半导体基板的正面侧的缺陷区从IGBT区与二极管区的边界向IGBT区侧突出的技术(例如参照专利文献2～4)。

现有技术文献

专利文献

专利文献1：国际公开第2016/080269号

专利文献2：日本特开2012-43891号公报

专利文献3：日本特开2017-41601号公报

专利文献4：国际公开第2017/047285号

发明内容

技术问题

在RC-IGBT中，期望降低FWD区的导通损耗。

技术方案

在本发明的第1方式中提供半导体装置。半导体装置可以具有半导体基板。半导体基板可以具备二极管区、晶体管区和边界区。边界区可以位于二极管区与晶体管区之间。边界区可以包含缺陷区。缺陷区可以设置在半导体基板的正面侧的预先确定的深度位置。缺陷区可以以从与二极管区邻接的端部起向晶体管区侧延伸的方式设置。边界区的至少一部分可以不具有发射区。发射区可以是在半导体基板的正面露出的第1导电型的区域。缺陷区可以设置于半导体基板的正面侧的预先确定的深度位置。缺陷区可以从与二极管区邻接的端部设置到与晶体管区邻接的端部。晶体管区在具有发射区的台面部中的最靠近边界区的台面部的下方可以不具有缺陷区。台面部可以是被相邻的2个沟槽部所夹的部分。

边界区中的、从边界区的预先确定的位置到与晶体管区邻接的端部为止的范围中的1个以上的台面部可以为第1台面部。第1台面部可以具备第2导电型的接触区和第2导电型杂质的掺杂浓度比接触区的第2导电型杂质的掺杂浓度低的基区。

边界区中的、从边界区的预先确定的位置到与二极管区邻接的端部为止的范围中的1个以上的台面部可以为第2台面部。第2台面部可以是具有基区且不具有接触区和发射区的第2台面部。

边界区可以具有2个以上的第1台面部。在2个以上的第1台面部中，靠近二极管区的第1台面部的接触区中的第2导电型杂质的掺杂浓度可以比靠近晶体管区的第1台面部的接触区中的第2导电型杂质的掺杂浓度低。

边界区中的所有的台面部可以为第2台面部。第2台面部可以不具有发射区和第2导电型的接触区，且具有第2导电型杂质的掺杂浓度比接触区的第2导电型杂质的掺杂浓度低的基区。

晶体管区中的、最靠近边界区的台面部可以为第2台面部。第2台面部可以不具有发射区和第2导电型的接触区，且具有第2导电型杂质的掺杂浓度比接触区的第2导电型杂质的掺杂浓度低的基区。

边界区可以具有1个以上的沟槽部。1个以上的沟槽部可以包括绝缘膜和导电部。绝缘膜可以以与沟槽接触的方式设置。导电部可以以与绝缘膜接触的方式设置。1个以上的沟槽部的各个导电部可以与设置于半导体基板的正面上的发射电极电连接。

二极管区中的所有的台面部可以为第2台面部。第2台面部可以不具有在半导体基板的正面露出的第2导电型的接触区，且具有第2导电型杂质的掺杂浓度比接触区的第2导电型杂质的掺杂浓度低的基区。

晶体管区与二极管区之间的长度即边界区的宽度可以为10μm以上且100μm以下。

边界区可以具有4个以上且10个以下的台面部。

晶体管区和与晶体管区邻接的边界区的第1部分可以具有第1导电型的电荷蓄积区。电荷蓄积区可以设置在位于发射区的下方的基区与沟槽部的底部之间。边界区的除第1部分以外的第2部分可以不具有电荷蓄积区。

应予说明，上述的发明概要未列举本发明的所有必要特征。另外，这些特征组的子组合也另外能够成为发明。

附图说明

图1是半导体装置200的俯视图。

图2是第1实施方式中的图1的A-A截面图。

图3是图1的A-A附近的放大俯视图。

图4是表示缺陷区29的复合中心的浓度分布的图。

图5是图1中的区域B的放大图。

图6是图5中的C-C、D-D和E-E截面图。

图7是第2实施方式中的图1的A-A截面图。

图8是表示第3实施方式中的边界区70的接触区25的P型杂质的掺杂浓度分布的图。

图9是第4实施方式中的图1的A-A截面图。

图10是第5实施方式中的图1的A-A截面图。

符号说明

10··半导体基板，12··正面，14··背面，16··台面部，22··发射区，24··基区，25··接触区，26··蓄积区，27··阱区，28··漂移区，29··缺陷区，30··缓冲区，32··集电区，34··集电电极，36··层间绝缘膜，38··绝缘膜，40··栅极沟槽部，42··栅极沟槽绝缘膜，44··栅极导电部，46··栅极沟槽，50··虚设沟槽部，52··虚设沟槽绝缘膜，54··虚设导电部，56··虚设沟槽，58··接触部，59··端部，60··IGBT区，65··栅极流道，66··栅极金属层，68··接触部，70··边界区，72··端部，74··端部，75··边界，76··第1部分，78··第2部分，80··FWD区，82··阴极区，90··发射电极，100··有源区，110··焊盘区，112··电极焊盘，120··边缘终端区，200··半导体装置

具体实施方式

以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求所涉及的发明。另外，实施方式中说明的特征的所有组合并不限定为发明的解决方案所必须的。

图1是半导体装置200的俯视图。本例的半导体装置200具有半导体基板10。本例的半导体基板10为硅基板，但是在其他例中，半导体基板10也可以为碳化硅基板。本例的半导体装置200在1个半导体基板10具有：有源区100、焊盘区110以及边缘终端区120。本例的焊盘区110在X轴方向上与有源区100接触。另外，本例的边缘终端区120以包围有源区100和焊盘区110的方式设置。

在本说明书中，X轴方向和Y轴方向是相互正交的方向，Z轴方向是与X-Y平面垂直的方向。X轴方向、Y轴方向和Z轴方向成为所谓的右手系。在本说明书中，有时将与Z轴方向平行的方向称为半导体基板10的深度方向。在本说明书中，“上”和“下”的术语不限于重力方向上的上下方向。这些术语只不过是指相对于预先确定的轴的相对方向。

本例的有源区100具有包含IGBT等晶体管的IGBT区60和包含FWD等二极管的FWD区80。换言之，本例的半导体装置200是RC-IGBT半导体装置。IGBT区60是晶体管区的一个例子，FWD区80是二极管区的一个例子。本例的IGBT区60和FWD区80分别具有X轴方向比Y轴方向长的条纹形状。IGBT区60和FWD区80可以沿Y轴方向交替地配置。在本例中，在有源区100的Y轴方向的两端部配置有IGBT区60。

焊盘区110可以具有多个电极焊盘112。多个电极焊盘112可以是栅极焊盘、阴极电极焊盘和阳极电极焊盘等。栅极焊盘可以与外部端子连接。外部端子可以介由栅极焊盘向IGBT区60的栅极导电部传输栅极信号。阴极电极焊盘和阳极电极焊盘可以与设置于有源区100中的温度感测二极管的阴极和阳极分别连接。边缘终端区120可以具有缓和半导体基板10的正面侧的电场集中的功能。边缘终端区120可以具有保护环、场板和降低表面场中的任一个或者组合了这些保护环、场板和降低表面场的结构。

图2是第1实施方式中的图1的A-A截面图。A-A截面是与Y-Z面平行的截面。A-A截面穿过IGBT区60中的P+型的接触区25。其中，出于容易理解的目的，在图2中，在接触区25中用虚线表示N+型的发射区22的下端。

本例的半导体装置200具有半导体基板10、层间绝缘膜36、发射电极90和集电电极34。发射电极90设置于半导体基板10的正面12上和层间绝缘膜36上。层间绝缘膜36可以由二氧化硅(SiO₂)、BPSG(Boro-Phospho Silicate Glass：硼磷硅酸盐玻璃)、PSG(Phosphorus Silicate Glass：磷硅酸盐玻璃)和BSG(Borosilicate Glass：硼硅酸盐玻璃)中的一种以上的材料形成。本例的层间绝缘膜36是二氧化硅层和BPSG层的层叠。

发射电极90可以通过设置于层间绝缘膜36的开口部即接触部58与虚设沟槽部50的虚设导电部54电连接。发射电极90的材料可以是铝(Al)，也可以是铝(Al)-硅(Si)合金，还可以是铝(Al)-镍(Ni)合金。应予说明，可以在层间绝缘膜36的开口部设置含有钨(W)的插塞，虚设导电部54与发射电极90可以介由插塞进行电连接。另外，半导体基板10的正面12和发射电极90也可以同样地介由插塞进行电连接。

本例的半导体装置200具有与栅极导电部44电连接的栅极金属层。然而，在图2中省略栅极金属层，简单地通过文字G表示栅极金属层的存在。栅极金属层可以将来自栅极焊盘的栅极电位传输到栅极导电部44。另外，本例的集电电极34以与半导体基板10的背面14接触的方式设置。集电电极34的材料可以是Al、Al-Si合金或Al-Ni合金。

半导体基板10具有栅极沟槽部40、虚设沟槽部50、N+型的发射区22、P+型的接触区25、P-型的基区24、N+型的蓄积区26、缺陷区29、N-型的漂移区28、N+型的缓冲区30、P+型的集电区32和N+型的阴极区82。在本例中，N型为第1导电型的例子，P型为第2导电型的例子。应予说明，在其他例中，N型可以为第2导电型，P型可以为第1导电型。另外，在本例中，N或P分别是指电子或空穴为多数载流子。另外，对于记载于N或P的+或-，+是指载流子浓度比未记载+的区域的载流子浓度高，-是指载流子浓度比未记载-的区域的载流子浓度低。

本例的栅极沟槽部40具有栅极沟槽绝缘膜42、栅极导电部44和栅极沟槽46。栅极沟槽绝缘膜42可以以与栅极沟槽46的内壁接触的方式设置。栅极沟槽绝缘膜42可以通过将栅极沟槽46的内壁的半导体氧化或氮化而形成。本例的栅极导电部44与栅极沟槽绝缘膜42接触地设置在比栅极沟槽绝缘膜42靠近内侧的位置。栅极沟槽绝缘膜42可以将栅极导电部44与半导体基板10绝缘。栅极导电部44可以由多晶硅等导电材料形成。本例的虚设沟槽部50具有虚设沟槽绝缘膜52、虚设导电部54和虚设沟槽56。虚设沟槽绝缘膜52和虚设导电部54可以利用与栅极沟槽绝缘膜42和栅极导电部44相同的方法形成。

栅极沟槽部40和虚设沟槽部50以在Y轴方向上分开预定间隔的方式设置。栅极沟槽部40和虚设沟槽部50可以贯穿基区24和蓄积区26而到达漂移区28。如果对栅极导电部44施加预定的栅极电压，则在基区24中的与栅极沟槽46接触的界面附近的区域形成沟道。

在本例中，将从沟槽部的底部到正面12的、被相邻的2个沟槽部所夹的半导体基板10的区域称为台面部16。台面部16可以在Y轴方向上被虚设沟槽部50和栅极沟槽部40所夹，也可以在Y轴方向上被2个虚设沟槽部50所夹。另外，台面部16可以被2个栅极沟槽部40所夹。台面部16包括台面部16-1、16-2和16-3。各台面部16可以至少具有蓄积区26和基区24。

在本例中，为了形成基区24，在正面12侧进行P型杂质的离子注入。其后，为了在比基区24深的预定的范围形成蓄积区26，在正面12侧进行N型杂质的离子注入。在本例中，基区24和蓄积区26设置在整个IGBT区60、整个边界区70和整个FWD区80。蓄积区26可以在深度方向上位于基区24与沟槽部的底部之间。本例的蓄积区26位于基区24与位于比沟槽部的底部靠近上方的位置的漂移区28之间。应予说明，在本例中，有时将栅极沟槽部40和虚设沟槽部50统称为沟槽部。

在本例中，其后，为了形成分别在正面12露出的发射区22和接触区25，在正面12侧选择性地进行N型和P型杂质的离子注入。因此，基区24可以位于发射区22和接触区25的下方。应予说明，基区24中的P型杂质的掺杂浓度可以比接触区25中的P型杂质的掺杂浓度低。

边界区70的至少一部分可以不具有发射区22。更具体而言，在边界区70中的台面部16的FWD区80侧可以不设置发射区22。在边界区70，特别是与FWD区80相邻的第1台面部16-1设置N+型的发射区22的情况下，在FWD区80中沿Z轴正方向流通的电子的一部分会被抽取到边界区70。电子向边界区70的抽取成为FWD区80中的导通损耗。在本例中，由于在边界区70不设置发射区22，所以与在边界区70设置发射区22的情况相比，能够降低FWD区80中的导通损耗。在本例中，发射区22和接触区25仅选择性地设置于IGBT区60。换言之，本例的边界区70中的所有的台面部16是不具有发射区22，而具有接触区25的第1台面部16-1。

另外，图2所示的本例的FWD区80中的所有的台面部16是不具有发射区22和接触区25，且具有在正面12露出的基区24的第2台面部16-2。与此相对，本例的IGBT区60中的所有的台面部16是具有发射区22和接触区25的第3台面部16-3。

在本说明书中，IGBT区60是将集电区32与Z轴方向平行地从背面14向正面12投影时的假想的投影区域，包括含有N+型的发射区22和P+型的接触区25这两方的预定的单位构成在X-Y平面上规则地配置的区域。另外，在本说明书中，IGBT区60包括栅极沟槽部40。在本说明书中，IGBT区60的Y轴方向的端部位于与在Y轴方向上最靠近于FWD区80设置的栅极沟槽部40相邻的虚设沟槽部50中的FWD区80侧的虚设沟槽部50。在本例中，IGBT区60的Y轴方向的端部为虚设沟槽部50的Y轴方向中心。

在本说明书中，FWD区80包括将阴极区82与Z轴方向平行地从背面14向正面12投影时的假想的投影区域。FWD区80可以设为在Y轴方向上将阴极区82与Z轴方向平行地从背面14向正面12投影时的假想的投影区域。另外，本说明书的FWD区80包括虚设沟槽部50。在IGBT区60设置栅极沟槽部40和虚设沟槽部50且在FWD区80不设置虚设沟槽部50的情况下，在用于形成栅极沟槽46和虚设沟槽56的沟槽蚀刻时，边界区70中的蚀刻速率会与IGBT区60和FWD区80不同。对此，在本例中，通过在FWD区80设置虚设沟槽部50，从而与在FWD区80不设置虚设沟槽部50的情况相比，能够抑制沟槽部的形状的偏差。由此，具有如下优点：在IGBT区60、边界区70和FWD区80中能够确保沟槽部的形状的均匀性。应予说明，本例的FWD区80既不具备发射区22也不具有接触区25。然而，在其它例中，FWD区80可以在X轴方向的端部具有接触区25。在本说明书中，FWD区80的Y轴方向的端部位于背面14附近的N+型的阴极区82与P+型的集电区32的边界。在本例中，阴极区82与P+型的集电区32的边界也是位于FWD区80的Y轴方向的端部的虚设沟槽部50的Y轴方向中心。

在本说明书中，边界区70是IGBT区60与FWD区80之间的区域。边界区70的Y轴方向的一端可以与IGBT区60接触，边界区70的Y轴方向的另一端可以与FWD区80接触。在本例的边界区70中，半导体基板10的背面14侧是集电区32。边界区70的Y轴方向的宽度W(即，从与FWD区80邻接的端部72到与IGBT区60邻接的端部74为止的长度)可以为10μm以上且100μm以下，也可以为50μm以上且100μm以下。

半导体基板10的厚度可以根据半导体装置200的耐压来确定，边界区70的Y轴方向的宽度可以根据半导体基板10的厚度来确定。具体而言，半导体装置200的耐压越高，则可以将边界区70的Y轴方向的宽度设得越大。另外，边界区70的Y轴方向的宽度可以根据半导体基板10中的载流子的流动方式和载流子的量来确定。具体而言，在IGBT区60和FWD区80之间，每单位时间载流子流动的量越多，则可以将边界区70的Y轴方向的宽度设得越大。另外，半导体基板10中的载流子的量越多，则可以将边界区70的Y轴方向的宽度设得越大。

边界区70可以具有4个以上且10个以下的台面部16。1个台面部16的Y轴方向的宽度可以约为10μm。在Y轴方向上将3个沟槽部夹于中间的4个台面部16的长度可以为50μm，在Y轴方向上将4个沟槽部夹于中间的5个台面部16的长度也可以为50μm。另外，在Y轴方向上将7个沟槽部夹于中间的8个台面部16的长度可以为100μm，在Y轴方向上将9个沟槽部夹于中间的10个台面部16的长度也可以为100μm。

在本例中，通过设置与IGBT区60和FWD区80不同的结构的边界区70，从而能够降低IGBT区60与FWD区80之间的电流的干扰。在一个例子中，边界区70的Y轴方向的宽度越大，越能够更有效地降低电流的干扰。

然而，如果边界区70的Y轴方向的宽度变大，则在半导体基板10中能够作为IGBT区60和FWD区80使用的面积减少。该问题在1个半导体基板10设置有多个IGBT区60和多个FWD区80的情况下变得特别显著。因此，在Y轴方向上交替设置IGBT区60和FWD区80的本例中，优选边界区70中的台面部16的数目为10个以下或100μm以下。由此，能够确保降低IGBT区60与FWD区80之间的电流的干扰，并且能够抑制由边界区70引起的IGBT区60和FWD区80的面积的减少。

边界区70可以具有1个以上的虚设沟槽部50。本例的设置于边界区70的所有的沟槽部为虚设沟槽部50。在IGBT区60设置栅极沟槽部40和虚设沟槽部50且在边界区70不设置虚设沟槽部50的情况下，在沟槽蚀刻时，FWD区80中的蚀刻速率会与IGBT区60和边界区70不同。与此相对，在本例中，通过在边界区70设置沟槽部，从而与在边界区70不设置沟槽部的情况相比，能够抑制沟槽部的形状的偏差。由此，具有如下优点：在IGBT区60、边界区70和FWD区80中能够确保沟槽形状的均匀性。

缺陷区29可以设置于整个边界区70和整个FWD区80。缺陷区29可以设置在比正面12与背面14的中心位置靠近正面12侧的半导体基板10内。缺陷区29可以具有通过导入氦(He)等杂质而形成于半导体基板10的内部的点缺陷(空位、双空位和悬挂键等)。另外，缺陷区29可以具有为了形成点缺陷而导入的杂质本身。缺陷区29可以具有在半导体基板10中由点缺陷和杂质中的至少一种形成的载流子的复合中心。

缺陷区29也被称为寿命抑制区或寿命控制区。通过在FWD区80设置缺陷区29，从而变得难以从FWD区80向IGBT区60抽出电子，因此能够降低FWD区80中的导通损耗。另外，通过设置缺陷区29，能够缩短FWD区80中的反向恢复时间，能够减少反向恢复电荷，还能够降低反向恢复峰值电流。

IGBT区60在具有发射区22的台面部16-3中的最靠近边界区70的台面部16-3的下方可以不具有缺陷区29。在本例的IGBT区60的整体不具有缺陷区29。缺陷区29例如通过在形成了栅极结构之后从正面12进行氦等的注入而形成。通过用掩模材料覆盖IGBT区60，从而能够在IGBT区60不形成缺陷区29，而仅在边界区70和FWD区80形成缺陷区29。因此，在最靠近边界区70的IGBT区60的台面部16的下方不设置缺陷区29可以意味着在整个IGBT区60不设置缺陷区29。

在IGBT区60设置缺陷区29的情况下，有时在栅极沟槽绝缘膜42产生损伤，而使栅极阈值电压(V_th)偏离设计值。在本例中，使缺陷区29的形成范围最大限于边界区70和FWD区80，在IGBT区60不形成缺陷区29。由此，与在IGBT区60形成缺陷区29的情况相比，能够抑制栅极阈值电压偏离设计值。此外，由于在本例的边界区70不设置栅极沟槽部40，所以能够通过设置缺陷区29，排除在栅极沟槽绝缘膜42产生损伤而对栅极耐压的长期可靠性造成影响的可能性。

缓冲区30在Z轴方向上可以位于漂移区28与集电区32和阴极区82之间。缓冲区30可以具有防止在半导体装置200的关断时从基区24的底部向背面14扩展的耗尽层到达集电区32的功能。缓冲区30可以是在深度方向上N型的掺杂浓度具有离散的峰值的场截止(Field Stop)区域。

图3是图1的A-A附近的放大俯视图。应予说明，在图3中，为了容易理解，而省略层间绝缘膜36和发射电极90。栅极沟槽部40和虚设沟槽部50可以在X轴方向上延伸。如上所述，本例的IGBT区60具有台面部16-3。在本例的台面部16-3中，发射区22和接触区25在X轴方向上交替地在正面12露出。

另外，本例的边界区70具有第1台面部16-1。在第1台面部16-1中，由于不设置发射区22，所以基区24和接触区25在X轴方向上交替地在正面12露出。本例的FWD区80具有台面部16-2。在本例的台面部16-2中，由于不设置发射区22和接触区25，所以仅基区24在正面12露出。

图4是表示缺陷区29的复合中心的浓度分布的图。横轴表示复合中心的浓度(cm^-3)，纵轴表示半导体基板10的深度。缺陷区29可以在正面12侧的预先确定的深度位置处具有复合中心的浓度分布的极大(峰)值。复合中心的浓度分布的峰值可以是点缺陷密度的浓度分布成为极大的位置，也可以是氦等杂质的浓度分布成为极大的位置。另外，复合中心的浓度分布的峰值也可以是将点缺陷密度和杂质浓度合到一起的浓度分布成为极大的位置。另外，缺陷区29的深度方向的长度L可以是复合中心的峰浓度的半峰全宽度。

图5是图1中的区域B的放大图。区域B包括设置在有源区100与边缘终端区120之间的栅极流道65。栅极流道65可以是含有掺杂剂的导电性的多晶硅层。栅极流道65在X-Y平面可以以包围有源区100的方式设置。应予说明，考虑附图的易读性，在图5中，省略发射电极90、后述的栅极金属层66以及发射电极90和栅极金属层66上的钝化膜。

半导体基板10在栅极流道65的下方具有从正面12设置到预定的深度位置的P+型的阱区27。阱区27的底部可以比栅极沟槽部40深，可以比缺陷区29浅。即使将位于有源区100的端部的栅极沟槽部40的一部分设置在阱区27中，在阱区27中也不形成沟道。因此，位于阱区27的栅极沟槽部40可以不作为栅极沟槽部40发挥功能。应予说明，与栅极流道65同样地，阱区27也可以以包围有源区100的方式设置。

区域B包括分别位于X轴负方向的端部附近的IGBT区60、边界区70和FWD区80。出于容易理解的目的，在区域B省略台面部16，但是示出位于台面部16上的接触部58。然而，在IGBT区60和FWD区80，省略多个接触部58的图示。在IGBT区60、边界区70和FWD区80中，接触部58的形状可以相同。本例的接触部58具备具有X轴方向的长边和Y轴方向的短边的矩形形状。

N+型的阴极区82可以设置在FWD区80的一部分。在图5中，对设置有阴极区82的范围标注斜线而示出。阴极区82的外侧(在图5中为X轴负方向)的端部可以设置在比接触部58的端部59靠近内侧(在图5中为X轴正方向)的位置。FWD区80是与阴极区82不同的X-Y平面的范围，且可以在与阴极区82相同的深度范围包含P+型的集电区32。然而，在本说明书中，在X轴方向上与阴极区82接触的部分也看作是FWD区80。

缺陷区29可以分别设置于边界区70的一部分和FWD区80的一部分。在图5中，用虚线表示缺陷区29的轮廓。在本例中，缺陷区29在Y轴方向上设置于整个边界区70和整个FWD区80。但是，在边界区70中，缺陷区29可以在半导体基板10的正面侧的预先确定的深度位置处从与FWD区80邻接的端部朝向IGBT区60侧设置。另外，缺陷区29在X轴方向上可以不设置于栅极流道65附近。X轴方向上的缺陷区29的外侧的端部可以设置于接触部58的端部59的内侧且阴极区82的X轴方向的端部的外侧。

图6是图5中的C-C、D-D和E-E截面图。C-C截面穿过IGBT区60的接触部58，D-D截面穿过边界区70的接触部58，E-E截面穿过FWD区80的接触部58。

可以在栅极流道65与正面12之间设置氧化膜等绝缘膜38。由此，栅极流道65与半导体基板10可以被电绝缘。设置在栅极流道65上的层间绝缘膜36可以具有多个开口部。层间绝缘膜36包括作为供栅极金属层66与栅极流道65连接的开口部的接触部68以及作为供发射电极90与正面12连接的开口部的接触部58。接触部58的外侧的端部59可以与阱区27的内侧的端部分开预定长度。

栅极金属层66可以沿Y轴方向延伸。栅极金属层66可以在X轴方向上具有宽度。栅极金属层66可以介由设置于层间绝缘膜36的接触部68与栅极流道65电连接。栅极流道65也可以沿Y轴方向延伸。栅极流道65也可以在X轴方向上具有宽度。应予说明，在图6中示出栅极流道65和栅极金属层66的X轴方向上的宽度。栅极流道65可以在阱区27上与栅极沟槽部40重叠。栅极流道65在与栅极沟槽部40重叠的位置处可以与栅极导电部44电连接。应予说明，在图6中未图示栅极金属层66与栅极导电部44的连接。栅极金属层66与发射电极90被设置为在层间绝缘膜36上相互分开预定距离，且相互电分离。

如C-C截面所示，IGBT区60具有P+型的集电区32。如果介由栅极金属层66对栅极导电部44施加与导通电压(V_on)对应的栅极信号，则导通电流(I_on)从集电电极34向发射电极90流通。

如E-E截面所示，FWD区80除了具有N+型的阴极区82以外还具有P+型的集电区32。在本例中，从阱区27的X轴正方向的端部起到集电区32与阴极区82的边界75为止为长度L₁。

本例的FWD区80的二极管(FWD)相对于IGBT区60的晶体管(IGBT)反向并联连接。二极管的阳极和晶体管的发射极均与发射电极90电连接，且二极管的阴极和晶体管的集电极均与集电电极34电连接。

在对栅极导电部44施加有导通电压(即，晶体管为导通状态)的期间，在FWD区80不流通电流。但是，在对栅极导电部44施加有小于导通电压的电压(即，晶体管为关断状态)的期间，在FWD区80可以流通电流。例如，在晶体管为关断状态的情况下，在二极管中从发射电极90向集电电极34流通回流电流。其后，从集电电极34向发射电极90流通反向恢复电流(即，与回流电流的流向相反)。再其后，回流电流以接近于零的方式减小。

在阱区27，因为IGBT区60的导通电流(I_on)等而会蓄积载流子(在本例中为空穴)。蓄积于阱区27的空穴在流通有反向恢复电流时从阱区27向台面部16-2上的接触部58流动。特别是，在接触部58的端部59中，由于空穴集中，所以容易产生电场集中。出于容易理解的目的，在E-E截面中，将接触部58中最容易产生电场集中的部分示为区域F。

从阱区27的X轴正方向的端部到接触部58的端部59的长度L₂可以比零大。例如，长度L₂为长度L₁的40％以上且60％以下。另外，例如，长度L₂为10μm以上且20μm以下。通过充分设置阱区27与端部59之间的距离，从而与长度L₂＝0的情况相比，能够抑制在反向恢复时从阱区27向接触部58注入过剩的载流子。因此，能够降低区域F中的电场集中，能够提高半导体装置200的击穿耐量。

然而，在接触部58的端部59位于比边界75靠内侧的位置(即，L₁＜L₂)的情况下，由于阴极区82的在X轴方向上的长度变得比接触部58的在X轴方向上的长度小，所以蓄积于阱区27的空穴容易流向阴极区82，在FWD区80中导通损耗会增加。因此，优选端部59位于比边界75靠近外侧的位置(即，L₂＜L₁)。由此，能够降低FWD区80中的导通损耗。

如D-D截面所示，边界区70不具有阴极区82，而与IGBT区60同样地具有P+型的集电区32。然而，由于边界区70与FWD区80接触，所以在FWD区80中流通反向恢复电流时，越是靠近于FWD区80的接触部58，空穴越容易集中。除此之外，在FWD区80中流通反向恢复电流时，越靠近于阱区27，空穴越容易集中(例如，接触部58的区域F)。

在本例中，在边界区70中，从阱区27的X轴正方向的端部到接触部58的端部59为止也为长度L₂。因此，在边界区70中也能够抑制来自阱区27的过剩的载流子注入。除此之外，由于能够降低区域F中的电场集中，所以能够提高反向恢复动作时的半导体装置200的击穿耐量。

在本例中，将从半导体基板10的正面12到背面14的长度设为L₃。即，半导体基板10的厚度为长度L₃。阱区27和接触部58之间的长度L₂可以比长度L₃小(L₂＜L₃)，也可以比长度L₃的一半小(L₂＜(L₃/2))。由此，能够降低FWD区80中的导通损耗，并且能够降低产生反向恢复击穿的风险。应予说明，在其它例中，长度L₂可以大于长度L₁(L₁＜L₂)。在一个例子中，长度L₂为50μm，长度L₁为10μm。应予说明，长度L₁可以比阱区27的深度深。在L₁＜L₂的情况下，虽然导通损耗增加，但是能够进一步提高反向恢复动作时的击穿耐量。

在本例的C-C、D-D和E-E截面中，接触部58的端部59的在X轴方向上的位置相同。然而，在其它例中，FWD区80的端部59的在X轴方向上的位置可以设置在比IGBT区60的端部59的在X轴方向上的位置靠近内侧(在图6中为X轴正方向)的位置。另外，边界区70和FWD区80的端部59的在X轴方向上的位置也可以设置在比IGBT区60的端部59的在X轴方向上的位置靠近内侧的位置。由此，能够进一步提高反向恢复动作时的半导体装置200的击穿耐量。

缺陷区29沿X轴方向延伸，但是可以不到达半导体基板10的端部而在阱区27的下方终止。通过使缺陷区29不延伸到半导体基板10的端部，从而与使缺陷区29延伸到半导体基板10的端部的情况相比，能够抑制漏电流，提高半导体装置的可靠性。然而，缺陷区29如果不到达半导体基板10的端部，则可以位于比阱区27的X轴负方向的端部靠近外侧(在图6中为X轴负方向)的位置。缺陷区29中的复合中心的浓度分布的峰值可以位置阱区27的下方。缺陷区29的一部分可以设置于阱区27。

图7是第2实施方式中的图1的A-A截面图。在本例的边界区70中，从边界区70的预先确定的位置(即，Y轴方向中央的虚设沟槽部50)到与IGBT区60邻接的端部74为止的范围中的1个以上的台面部16为第1台面部16-1。另外，在本例的边界区70中，从边界区70的预先确定的位置(即，Y轴方向中央的虚设沟槽部50)到与FWD区80邻接的端部72为止的范围中的1个以上的台面部16为第2台面部16-2。本例的边界区70具有6个台面部16。6个台面部16中，IGBT区60侧的3个台面部16为第1台面部16-1，FWD区80侧的3个台面部16为第2台面部16-2。这一点与第1实施方式不同。

在边界区70，特别是与FWD区80相邻的第1台面部16-1设置P+型的接触区25的情况下，接触区25会向FWD区80导入空穴。从边界区70导入到FWD区80的空穴在FWD区80的反向恢复时会使反向恢复电流增大。由此，在FWD区80中反向恢复损耗会增大。对此，在本例中，由于在FWD区80侧的台面部16不设置接触区25，所以与在该部分设置接触区25的情况相比，能够降低反向恢复损耗。应予说明，在本例中，虽然在IGBT区60侧设置了3个第1台面部16-1，但是边界区70可以具有2个以上的具有接触区25的第1台面部16-1。此时，2个以上的IGBT区60侧的台面部16可以为第1台面部16-1，其余的FWD区80侧的台面部16可以为第2台面部16-2。应予说明，在第2实施方式中也可以应用图5和图6的方式。

图8是表示第3实施方式中的边界区70的接触区25的P型杂质的掺杂浓度分布的图。出于容易理解的目的，在下半部分示出边界区70，在上半部分示出接触区25的P型杂质的掺杂浓度分布。在接触区25的掺杂浓度分布中，横轴表示Y轴方向，纵轴表示P型杂质的掺杂浓度。应予说明，考虑到图8的易读性，在Y轴方向上连续地示出P型杂质的浓度分布。其中，由于在虚设沟槽部50中不存在注入到接触区25的P型杂质，所以在虚设沟槽部50中浓度分布可以是不连续的。

本例的边界区70与第2实施方式同样地具有位于IGBT区60侧的3个第1台面部16-1和位于FWD区80侧的3个第2台面部16-2。靠近于FWD区80的第1台面部16-1的接触区25中的P型杂质的掺杂浓度可以比靠近于IGBT区60的第1台面部16-1的接触区25中的P型杂质的掺杂浓度低。

例如，在位于IGBT区60侧的3个第1台面部16-1中，P型杂质浓度随着向Y轴正方向前进而线性地减小(图案1)。另外，在其他例中，P型杂质浓度随着向Y轴正方向前进而阶梯式地减小(图案2)。此外，在其他例中，P型杂质浓度随着向Y轴正方向前进而按指数函数减小(图案3)。在任一例中，都可以通过调整在进行P型杂质的离子注入时使用的抗蚀掩模Z轴方向的厚度来调整P型杂质浓度。

在本例中，通过使FWD区80侧的接触区25的P型杂质的浓度比IGBT区60侧低，从而与第2实施方式相比能够进一步降低导入到FWD区80的空穴。由此，与第2实施方式相比，能够进一步降低反向恢复损耗。应予说明，在第3实施方式中，也可以应用图5和图6的方式。

图9是第4实施方式中的图1的A-A截面图。边界区70中的所有的台面部16可以为第2台面部16-2。另外，IGBT区60中的、最靠近边界区70的台面部16也可以为第2台面部16-2。本例在这一点与上述实施方式不同。在本例中，与第2实施方式相比，能够进一步降低FWD区80侧的反向恢复损耗。另外，由于除了边界区70以外，在IGBT区60的最靠近边界区70的台面部16中也不进行电子的抽取，所以与第1实施方式相比，能够进一步降低FWD区80中的导通损耗。应予说明，在第4实施方式中，也可以应用图5和图6的方式。

在本例中，将IGBT区60中的、最靠近边界区70的台面部16设为第2台面部16-2，但也可以将IGBT区60中的、边界区70侧的多个台面部设为第2台面部16-2。即，可以从IGBT区60中的、边界区70侧的多个台面部去除发射区22和接触区25。

图10是第5实施方式中的图1的A-A截面图。本例的蓄积区26的配置与上述的实施方式不同。本例的边界区70具有与IGBT区60邻接的第1部分76以及与FWD区80邻接且作为除第1部分76以外的部分的第2部分78。在本例中，IGBT区60和边界区70的第1部分76具有蓄积区26。但是，边界区70的第2部分78和FWD区80不具有蓄积区26。

在IGBT区60中，N+型的蓄积区26具有暂时蓄积从集电区32向正面12侧导入的空穴的功能。由此，由于能够提高载流子注入增强效应(Injection Enhancement效应：IE效应)，所以与不设置蓄积区26的情况相比，能够降低IGBT区60中的导通电压(V_on)。

在本例中，由于在边界区70的第2部分78不设置蓄积区26，所以能够迅速向发射电极90排出从集电区32向正面12侧导入的空穴。因此，与在整个边界区70设置蓄积区26的情况相比，能够降低在边界区70中蓄积的空穴的数目。由此，由于能够降低从边界区70向FWD区80导入的空穴的数目，所以能够降低FWD区80中的反向恢复损耗。在第5实施方式中，也可以应用图5和图6的方式。

应予说明，第1部分76可以具有1个以上的第1台面部16-1，第2部分78可以具有1个以上的第2台面部16-2。另外，第1部分76和第2部分78也可以具有第2台面部16-2。这样，可以将本例的蓄积区26应用于第2实施方式～第4实施方式。

以上，使用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。本领域技术人员明白可以对上述实施方式进行各种变更或改良。根据权利要求书的记载可知，实施了那样的变更或改良的方式也可包括在本发明的技术范围内。

应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要未特别明示“在……之前”，“事先”等，另外，只要不是在后续处理中使用之前处理的结果，就可以按任意顺序实现。关于权利要求书、说明书和附图中的动作流程，即使为方便起见而使用“首先”，“接下来”等进行说明，也不表示一定要按照该顺序实施。

权利要求书(按照条约第19条的修改)

1.[修改后]一种半导体装置，其特征在于，具有半导体基板，

所述半导体基板具备：

二极管区；

晶体管区；以及

边界区，其位于所述二极管区与所述晶体管区之间，且与所述晶体管区接触，

所述边界区包括在所述半导体基板的正面侧的预先确定的深度位置处从与所述二极管区邻接的端部起向所述晶体管区侧延伸设置的缺陷区，且

所述边界区不具有在所述半导体基板的正面露出的第1导电型的发射区，

所述晶体管区在夹在相邻的2个沟槽部之间且具有所述发射区的所述台面部中的最靠近所述边界区的所述台面部的下方不具有所述缺陷区。

2.根据权利要求1所述的半导体装置，其特征在于，所述边界区中的、从所述边界区的预先确定的位置起到与所述晶体管区邻接的端部为止的范围中的1个以上的台面部是具有第2导电型的接触区和基区的第1台面部，所述基区的第2导电型杂质的掺杂浓度比所述接触区的第2导电型杂质的掺杂浓度低。

3.根据权利要求2所述的半导体装置，其特征在于，所述边界区中的、从所述边界区的预先确定的位置起到与所述二极管区邻接的端部为止的范围中的1个以上的所述台面部是具有所述基区且不具有所述接触区和所述发射区的第2台面部。

4.根据权利要求2或3所述的半导体装置，其特征在于，所述边界区具有2个以上的第1台面部，

在所述2个以上的第1台面部中，靠近所述二极管区的所述第1台面部的所述接触区中的第2导电型杂质的掺杂浓度比靠近所述晶体管区的所述第1台面部的所述接触区中的第2导电型杂质的掺杂浓度低。

5.根据权利要求1所述的半导体装置，其特征在于，所述边界区中的所有的所述台面部是不具备所述发射区和第2导电型的接触区且具备基区的第2台面部，所述基区的第2导电型杂质的掺杂浓度比所述接触区的第2导电型杂质的掺杂浓度低。

6.根据权利要求1或5所述的半导体装置，其特征在于，所述晶体管区中的、最靠近所述边界区的所述台面部是不具备所述发射区和第2导电型的接触区且具备基区的第2台面部，所述基区的第2导电型杂质的掺杂浓度比所述接触区的第2导电型杂质的掺杂浓度低。

7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述边界区具有1个以上的沟槽部，所述1个以上的沟槽部包括以与沟槽接触的方式设置的绝缘膜和以与所述绝缘膜接触的方式设置的导电部，

所述1个以上的沟槽部的各个所述导电部与设置于所述半导体基板的正面上的发射电极电连接。

8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述二极管区中的所有的所述台面部是不具备在所述半导体基板的正面露出的第2导电型的接触区且具备第2导电型杂质的掺杂浓度比所述接触区的第2导电型杂质的掺杂浓度低的基区的第2台面部。

9.[修改后]根据权利要求1～7中任一项所述的半导体装置，其特征在于，

所述二极管区和所述晶体管区在第1方向上并列配置，

所述二极管区中的所有的所述台面部在与所述第1方向垂直的第2方向上的除端部以外的区域不具有在所述半导体基板的正面露出的第2导电型的接触区。

10.[修改后]根据权利要求1～9中任一项所述的半导体装置，其特征在于，

所述晶体管区与所述二极管区之间的长度即所述边界区的宽度为10μm以上且100μm以下。

11.[修改后]根据权利要求1～10中任一项所述的半导体装置，其特征在于，

所述边界区具有4个以上且10个以下的所述台面部。

12.[追加]根据权利要求1～11中任一项所述的半导体装置，其特征在于，

所述晶体管区和与所述晶体管区邻接的所述边界区的第1部分具有设置在位于所述发射区的下方的基区与所述沟槽部的底部之间的第1导电型的电荷蓄积区，

所述边界区的除所述第1部分以外的第2部分不具有所述电荷蓄积区。