阅读说明：本技术 一种沟槽栅igbt半导体器件及其制备方法 (Trench gate IGBT semiconductor device and preparation method thereof ) 是由 不公告发明人 于 2019-10-22 设计创作，主要内容包括：本发明提供了一种沟槽栅IGBT半导体器件及其制作方法,半导体器件包括半导体衬底和位于半导体衬底表面内的沟槽栅结构和虚设沟槽栅结构；其中,虚设沟槽栅结构位于两个沟槽栅结构之间,沟槽栅结构包括覆盖在沟槽内表面上和上表面的氧化层及填充在沟槽中的多晶硅；虚设沟槽栅之间为埋入的P型基区,虚设沟槽栅结构包括掺杂区,掺杂区位于P型基区表面并且直接连接到发射极电极；在P型掺杂区下表面形成n型空穴阻挡层。本发明通过n型空穴阻挡层位于虚设沟槽栅的P基区下方,以避免空穴流向发射极；这种结构将空穴存储在虚拟沟槽栅单元下,在不牺牲任何IGBT性能的情况下,寄生电容会显著降低,进而缩短逆变器的死区时间。(The invention provides a trench gate IGBT semiconductor device and a manufacturing method thereof, wherein the semiconductor device comprises a semiconductor substrate, a trench gate structure and a virtual trench gate structure, wherein the trench gate structure and the virtual trench gate structure are positioned in the surface of the semiconductor substrate; the dummy trench gate structure is positioned between the two trench gate structures, and each trench gate structure comprises an oxide layer covering the inner surface and the upper surface of each trench and polycrystalline silicon filled in the trench; a buried P-type base region is arranged between the dummy trench gates, the dummy trench gate structure comprises a doping region, and the doping region is positioned on the surface of the P-type base region and is directly connected to an emitter electrode; and forming an n-type hole blocking layer on the lower surface of the P-type doped region. According to the invention, the n-type hole blocking layer is positioned below the P base region of the dummy trench gate, so that holes are prevented from flowing to the emitter; the structure stores holes under the virtual trench gate unit, and under the condition of not sacrificing the performance of any IGBT, the parasitic capacitance can be obviously reduced, so that the dead time of the inverter is shortened.)

一种沟槽栅IGBT半导体器件及其制备方法

技术领域

本发明属于电力半导体技术领域，具体涉及一种沟槽栅IGBT半导体器件，本发明还涉及该种半导体器件的制备方法。

背景技术

IGBT是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件,兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点。通过提供晶体管基极电流使IGBT导通；反之，若提供反向门极电压则可消除沟道、使IGBT因流过反向门极电流而关断。IGBT集GTR通态压降小、载流密度大、耐压高和功率MOSFET驱动功率小、开关速度快、输入阻抗高、热稳定性好的优点于一身，因此备受人们青睐。它的研制成功为提高电力电子装置的性能，特别是为逆变器的小型化、高效化、低噪化提供了有利条件，使其能够用于机车列车、电动汽车列车和混合动力电动汽车。太阳能和风能等可再生能源领域的增长导致了对大功率IGBT的需求。

IGBT作为电能变换装置如逆变器等，影响其使用的一个重要参数就是死区时间，死区时间设置过小会造成桥路直通，导致器件发生短路而失效；死区时间设置过大会造成信号波形失真，输出效率严重降低，对感应电机的稳定性也会带来不利影响。

以两电平半桥逆变单元为例，如图1(a)所示，同一桥臂上下两管控制信号为一对互补信号，实际工作中，由于IGBT关断时间的存在，使得T1管从栅极关断到集电极电流关断存在一定延时，在这段延时内，由于T2管开始导通，容易造成桥路直通，导致较大的回路电流尖峰，进而通过回路杂散电感LS在IGBT两端产生较大电压尖峰，一旦超过其额定阻断电压，将使IGBT发生雪崩击穿而失效，引发整个装置的故障。因此，必须对逆变器等电能变换装置中同一桥臂的开关互补控制信号之间加入一定的延时，称之为死区时间

tdead，使得在该时间内同一桥臂上的一管完全关断而另一管还未开通。这样就避免了桥路直通的发生。

因此，尽可能缩短逆变器的死区时间，而不发生桥路击穿，保证系统安全稳定和较高转换效率是非常有必要的。

发明内容

本发明所要解决的技术问题是在保证系统安全稳定和转换效率的前提下，如何尽可能缩短逆变器的死区时间，而不发生桥路击穿，提供一种沟槽栅IGBT半导体器件及其制备方法。

一方面，本发明提供一种沟槽栅IGBT半导体器件，其特征在于，包括：半导体衬底和位于半导体衬底表面内的沟槽栅结构和虚设沟槽栅结构；其中，虚设沟槽栅结构位于两个沟槽栅结构之间，沟槽栅结构包括覆盖在沟槽内表面上和上表面的氧化层及填充在沟槽中的多晶硅；所述半导体衬底包括n型掺杂区和位于底层之上的P型掺杂区；所述P型掺杂区被沟槽栅结构和虚设沟槽栅结构分成多个间隔区域，

所述虚设沟槽栅之间的P型掺杂区形成P型基区，所述虚设沟槽栅结构包括掺杂区，所述掺杂区位于P型基区表面并且直接连接到发射极电极；在所述P型掺杂区下表面形成n型空穴阻挡层。

进一步地，所述半导体衬底包括n型掺杂区和位于底层之上的P型掺杂区，所述n型掺杂区通过对半导体衬底进行n型掺杂,所述P型掺杂区通过向半导体衬底表面注入p型杂质形成。

进一步地，所述P型掺杂区被沟槽栅结构和虚设沟槽栅结构分成多个间隔区域，在所述沟槽栅结构和虚设沟槽栅结构之间的P型掺杂区间隔区域，包括n+型掺杂区，P+型掺杂区，所述P+型掺杂区与所述n+型掺杂区并排设置且所述n+型掺杂区设置在P+型掺杂区的两侧；n+型掺杂区设置在所述间隔区域的表面部分中，所述n+型掺杂区及p型基区的侧壁均与沟槽侧壁外表面相接触，所述n+型掺杂区与发射极电极电耦合。

进一步地，所述沟槽栅结构和虚设沟槽栅结构均有多个，且间隔设置。

进一步地，所述虚设沟槽栅包括覆盖在虚设沟槽内表面的氧化层和填充在沟槽中的多晶硅。进一步地，所述虚设沟槽栅多晶硅与发射极电极连接。

进一步地，所述虚设沟槽栅之间的栅极短接。

有益技术效果：

本发明通过n型空穴阻挡层位于虚设沟槽栅的P基区下方，以避免空穴流向发射极；这种结构将空穴存储在虚设沟槽栅单元下，在不牺牲任何IGBT性能的情况下，寄生电容会显著降低，进而缩短逆变器的死区时间；

将虚设沟槽栅的多晶硅栅极与发射极电极短路，寄生氧化物电容将显著减小；但在这种情况下，P集电极空穴可以很容易地流到发射极电极。

附图说明

图1是两电平半桥逆变单元示意图，其中1(a)为两电平半桥逆变单元电路图，1(b)为IGBT控制信号波形；

图2是传统沟槽栅IGBT的横截面结构示意图；

图3是传统沟槽栅IGBT寄生电容分量；

图4是本发明具体实施例提供的沟槽栅IGBT半导体器件结构示意图；

图5是本发明具体实施例提供的沟槽栅IGBT半导体器件的制作方法示意图；

图中标记：1:发射极金属；2:SiO2层；3:P型掺杂区；4：沟槽栅结构；5：氧化层；6:n+型掺杂区；7:P+型掺杂区；8：n型漂移层；9：n型缓冲层；10：P集电极；11：集电极金属；12：虚设沟槽；13：P型掺杂区；14：n型空穴阻挡层；16：发射极短路区；17-虚设沟槽栅；202：掺杂区。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

以两电平半桥逆变单元为例，如图1(a)所示，同一桥臂上下两管控制信号为一对互补信号，实际工作中，由于IGBT关断时间的存在，使得T1管从栅极关断到集电极电流关断存在一定延时，在这段延时内，由于T2管开始导通，容易造成桥路直通，导致较大的回路电流尖峰，进而通过回路杂散电感LS在IGBT两端产生较大电压尖峰，一旦超过其额定阻断电压，将使IGBT发生雪崩击穿而失效，引发整个装置的故障。因此，必须对逆变器等电能变换装置中同一桥臂的开关互补控制信号之间加入一定的延时，称之为死区时间tdead，使得在该时间内同一桥臂上的一管完全关断而另一管还未开通。这样就避免了桥路直通的发生。图1(b)为加入一定延时后的该逆变单元开关控制波形示意图，其中上图为T1管关断时的VGE1和IC1波形，下图为T2管开通时的VGE2和IC2波形。T1管关断时间toff分为两部分:关断延迟时间td(off)，即从栅压下降到最大值的90％开始，到集电极电流下降到最大值的90％的时间；集电极电流下降时间tf，即集电极电流从最大值的90％下降到最大值的10％的时间。td(on)为T2管的开通延迟时间，定义为从栅压为0上升到集电极电流为最大值的10％的时间。由图1(b)可知，在不考虑驱动延时的情况下，若两管开关脉冲的延迟时间满足小于toff与td(on)之差，则可以避免两管直通的发生。若加入驱动延迟的影响，两管控制信号的最小延迟时间或死区时间为

tdead＝(toff－td(on)+tPDD－Max－tPDD－Min)r，(1)

其中:toff和td(on)如上所述，tPDD－Max和tPDD－Min分别为IGBT驱动电路的最大和最小输出延时，r为考虑工艺分散性等影响因素而引入的安全系数，一般取1.2～1.5，但是这并不能准确反映死区时间受器件工作条件的影响规律。由式(1)可知，死区时间的计算与IGBT的开通、关断过程有着密切的联系。因此，合理设置死区时间首先需要对IGBT的开关机理进行分析，找到影响IGBT开关时间的主要因素，进而得到这些因素对死区时间设置的影响。

图2为传统沟槽栅IGBT的横截面结构示意图；为了避免桥路击穿，保证系统稳定有效，必须减少igbt的开关时间，开关时间主要以td(off)和td(on)为主，延迟时间由寄生电容、cge、cgc和cce引起，如图3所示。图3显示了图2中虚线框部分的寄生电容构成分量，从图3的栅极电荷特性来看，减小qge和qgc是必要的，这意味着应主要减小寄生电容cgc和cge。图3显示了传统IGBT结构和寄生电容的组成，cies、coes和crs。

因此本发明主要考虑降低寄生电容，具体实施例如图4所示。下面将结合附图对本发明作进一步说明。

实施方式1

图4是本发明具体实施例提供的沟槽栅IGBT半导体器件结构示意图；如图4所示，本实施例提供了一种沟槽栅IGBT半导体器件，包括：半导体衬底和位于半导体衬底表面内的沟槽栅结构4和虚设沟槽栅结构17；其中，虚设沟槽栅结构17位于两个沟槽栅4结构之间，沟槽栅结构17包括覆盖在沟槽内表面上和上表面的氧化层及填充在沟槽中的多晶硅；所述半导体衬底包括n型掺杂区和位于底层之上的P型掺杂区13；所述P型掺杂区13被沟槽栅结构4和虚设沟槽栅结构17分成多个间隔区域，所述虚设沟槽栅17之间为的P型掺杂区13形成P型基区12，所述虚设沟槽栅结构包括掺杂区202，所述掺杂区202位于P型基区12表面并且直接连接到发射极金属1，形成发射极短路区16；在所述P型掺杂区13下表面形成n型空穴阻挡层14。n型空穴阻挡层14位于虚设沟槽栅17的P型掺杂区13(形成P基区)下方，以避免空穴流向发射极；这种结构将空穴存储在虚拟沟槽栅单元下，在不牺牲任何IGBT性能的情况下，寄生电容会显著降低。

其中半导体衬底表面内的表述为本领域的公知常识，指由半导体衬底表面向下延伸一定深度的区域。半导体衬底的选择为本领域公知常识，这里不赘述。

本发明中发射极金属1接触区不限于传统的沟槽之间，还与虚设沟槽栅接触，增大了发射极金属1接触区，显著降低了沟槽栅IGBT的导通压降。

所述半导体衬底包括n型掺杂区和位于底层之上的P型掺杂区，所述n型掺杂区通过对半导体衬底进行n型掺杂,所述P型掺杂区通过向半导体衬底表面注入p型杂质形成。

如图4所示，从底层往上层依次是金属集电极11、P集电极区10、n型缓冲层9、n型漂移层8；n型漂移层8位于n型缓冲层9上方。覆盖在沟槽内表面的氧化层5可为二氧化硅或者氮氧化硅，氧化层起隔离作用，可有效地将沟槽内填充的多晶硅4与沟槽外的物质隔离开。

所述P型掺杂区被沟槽栅结构和虚设沟槽栅结构分成多个间隔区域，在所述沟槽栅结构和虚设沟槽栅结构之间的P型掺杂区间隔区域，包括n+型掺杂区6和P+型掺杂区7，所述P+型掺杂区7与所述n+型掺杂区6并排设置且所述n+型掺杂区6设置在P+型掺杂区7的两侧；n+型掺杂区6设置在所述间隔区域的表面部分中，所述n+型掺杂区6及p型基区7的侧壁均与沟槽侧壁外表面相接触，所述n+型掺杂区6与发射极电极电耦合。

所述沟槽栅结构和虚设沟槽栅结构均有多个，且间隔设置。所述虚设沟槽栅包括覆盖在虚设沟槽内表面的氧化层和填充在沟槽中的多晶硅；所述虚设沟槽栅多晶硅与发射极电极连接，如图4所示的。栅极氧化物的虚设沟槽测应具有较厚的栅极氧化物，沟道区栅氧化层厚度约为800～1000A。

虚设沟槽栅为沟槽栅IGBT元胞中不起控制作用的栅极，通常浮空或者接地，所述虚设沟槽栅之间的栅极可短接在一起。

图5所示的是一种制作以上实施例提供的沟槽栅IGBT半导体器件的制备方法，如图5所示，包括如下步骤：

图5中a)显示了形成P基、沟槽干蚀刻、栅极氧化物形成和掺杂多晶硅栅极沉积的一般工艺。在图5中b)中，使用RIE(反应离子刻蚀)形成额外的沟槽，其宽度和深度分别为2500～3500A和5μm左右，随后使用c)中的HDP(高密度等离子体)在沟槽中完全沉积氧化物。然后，进行化学机械抛光(CMP)，利用离子注入形成n+发射区，并在图5中d)中沉积绝缘膜bpsg。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。