具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种显示装置，该显示装置可以为手机、电脑、电视、显示器、车载显示装置、触控一体机或会议大屏等需要进行内容显示的装置，显示装置包括液晶显示面板。

液晶显示面板包括阵列基板(Array)、彩膜基板(CF)以及液晶层(LC)，在阵列基板和彩膜基板对盒(Cell)后，液晶层填充于阵列基板和彩膜基板之间。液晶显示面板包括显示区(Active Aera，简称AA区)和非显示区，显示区为用于进行显示的区域，其中设置有阵列排布的多个像素单元；非显示区设置于显示区的周边区域。

阵列基板在显示区内设置有控制像素单元显示的像素电路，像素电路包括垂直交叉设置的多根栅线和多根数据线，还包括连接于栅线和数据线之间的薄膜晶体管，薄膜晶体管对应像素单元设置，因此该薄膜晶体管在本文中被称为像素晶体管，像素晶体管在输入第二导通电平时导通。位于同一行像素单元的像素晶体管连接同一根栅线，位于同一列像素单元的像素晶体管连接同一根数据线。

阵列基板在非显示区设置有与栅线相连的栅极驱动电路，以及与数据线连接的数据驱动电路。在液晶显示面板的显示过程中，通过栅极驱动电路输出栅极扫描信号来逐行扫描访问像素阵列中的各像素单元；数据驱动电路可以将需要显示的显示数据转换成数据电压信号，在每一行栅线被扫描的同时，数据驱动电路通过各条数据线将数据电压信号写入该行的像素电路，以点亮该行像素单元，最终实现整个显示区的显示。

液晶显示面板在对盒完成后进入模组阶段(MDL)，在对盒完成后、进入模组阶段前需进行点灯测试(Cell Test，缩写CT)，用于保证进入MDL阶段的产品是正常的。点灯测试将不同的时序信号输入到液晶显示面板中，使液晶显示面板呈现不同的图像画面，显示不良从而检出不良。

液晶显示面板在生产和测试过程中容易在液晶显示面板内部感应和残留电荷。尤其是对于采用氧化物半导体(Oxide)工艺制成的阵列基板，Oxide产品的漏电流水平一般较A-Si产品低5-6个数量级，感应和残留电荷的问题更为严重。另外，对于刷新率较高(例如大于120HZ)的液晶显示面板，通常采用低液晶盒厚度(Cell gap)搭配快速响应液晶的设计，快速响应液晶的介电常数一般较小，对静电的释放能力也较弱，因此液晶显示面板中的残留电荷不能完全释放。

残留在液晶显示面板中的电荷长时间对液晶作用，极容易导致液晶极化，在模组测试阶段经常出现异常点灯的不良问题，高发时不良率约40％。为了解决此问题，在模组测试阶段需要足够长的点灯时间才能将静电完全释放，如此会严重影响产能。

鉴于此，本申请实施例提供了一种用于液晶显示面板的移位寄存器单元、栅极驱动电路，以及基于该栅极驱动电路的放电时序，即放电方法，用于实现对液晶显示面板内部残留电荷的充分与快速释放。

在本申请实施例中，栅极驱动电路采用GOA(Gate Driver on Array，阵列基板行驱动)设计，即将栅极驱动电路集成在显示面板的阵列基板上，替代由外接硅片制作的驱动芯片，可以省掉Gate IC(GateIntegrated Circuit，栅极驱动集成电路)部分以及扇出型(Fanout)布线空间，以简化阵列基板的结构。利用GOA技术集成在阵列基板上的栅极驱动电路也称为GOA电路。

栅极驱动电路包括级联的多级移位寄存器单元，当前级移位寄存器单元输出信号除了输出驱动本行像素单元的像素晶体管外，还输出至上一级移位寄存器单元(如果有的话)，作为上一级移位寄存器单元的复位信号；还输出至下一级移位寄存器单元(如果有的话)，作为下一级移位寄存器单元的输入信号。在整个栅极驱动电路中，第一级移位寄存器单元的输入信号是帧起始信号STV，而且不输出复位信号。最后一级移位寄存器单元连接一级冗余移位寄存器单元(Dummy GOA)，实现最后一级移位寄存器单元的复位。由此可以看出，级联的多级移位寄存器单元互相影响，产生移位脉冲信号，实现对像素阵列进行逐行扫描。

下文以栅极驱动电路中的第N级移位寄存器单元为例对移位寄存器单元进行说明，为了便于进行描述与说明，第N级移位寄存器单元为处于级联关系中间位置的移位寄存器单元，也就是说，第N级移位寄存器单元不是第一级移位寄存器单元或者最后一级移位寄存器单元；第N-1级和第N+1级移位寄存器单元均在栅极驱动电路中存在。

需要说明的是，本申请实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，薄膜晶体管可以是氧化物半导体晶体管。根据在电路中的作用，本申请实施例所采用的晶体管主要为开关晶体管。由于开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的，本文将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极，将栅极称为控制极。

图1为本申请实施例提供的一种移位寄存器单元的电路图，如图1所示，该移位寄存器单元包括第一输出电路、第二输出电路、第一复位电路、第二复位电路、第三复位电路、第四复位电路、第五复位电路和输入电路。

其中，第一输出电路包括第一晶体管M3和自举电容C1，第一晶体管M3的第一极与第一时钟信号端连接，第一晶体管M3的第二极与第一输出端连接，第一晶体管M3的控制极与上拉节点PU连接。第一晶体管M3在控制极输入第一导通电平时导通，导通后的第一晶体管M3连通第一时钟信号端和第一输出端。自举电容C1的一端与上拉节点PU连接，另一端与第一输出端连接。

第一时钟信号端用于接收输入的第一时钟信号CLK，第一输出端用于输出作用于显示区中像素晶体管的栅极驱动信号Gout(n)；第一输出电路用于根据上拉节点PU的电位控制第一时钟信号端与第一输出端是否导通，在上拉节点PU的电位满足第一导通电平时，第一晶体管M3导通，第一时钟信号CLK通过第一晶体管M3输出至第一输出端。

第二输出电路包括第二晶体管M11，第二晶体管M11的第一极与第一时钟信号端连接，第二晶体管M11的第二极与第二输出端连接，第二晶体管M11的控制极与上拉节点PU连接，第二晶体管M11在控制极输入第一导通电平时导通，导通后的第二晶体管M11连通第一时钟信号端和第二输出端。

第二输出端用于输出作用于与本级(第N级)移位寄存器单元级联的移位寄存器单元的级联信号OUT_C(n)，此处级联信号OUT_C(n)可以为作用于上一级(第N-1级)移位寄存器单元的复位信号，还可以为作用于下一级(第N+1级)移位寄存器单元的输入信号。

第二输出电路用于根据上拉节点PU的电位控制第一时钟信号端与第二输出端是否导通，在上拉节点PU的电位满足第一导通电平时，第二晶体管M11导通，第一时钟信号CLK通过第二晶体管M11输出至第二输出端。

根据上述描述可知，输出至级联移位寄存器单元的级联信号OUT_C(n)，与输出至显示区的栅极驱动信号Gout(n)通过两个输出端输出，如此设计，相对于仅依靠一个输出端进行输出，降低了输出端的负载，避免了级联信号OUT_C(n)与栅极驱动信号Gout(n)之间的信号干扰，增加了栅极驱动信号Gout(n)和级联信号OUT_C(n)的稳定性。

第一复位电路用于在复位信号的控制下复位上拉节点PU，在本实施例中，包括第一子复位电路和第二子复位电路，其中，第一子复位电路包括第三晶体管M5、第四晶体管M8、第五晶体管M12和第六晶体管M13。

第三晶体管M5的控制极和第一极均与第一子复位信号端相连，第三晶体管M5的第二极与下拉节点PD相连；第四晶体管M8的第一极与上拉节点PU相连，第四晶体管M8的第二极与第一电压端相连，第四晶体管M8的控制极与下拉节点PD相连；第五晶体管M12的第一极与第二输出端相连，第五晶体管M12的第二极与第二输出端相连，第五晶体管M12的控制极与下拉节点PD相连；第六晶体管M13的第一极与第一输出端相连，第六晶体管M13的第二极与第二电压端相连，第六晶体管M13的控制极与下拉节点PD相连。

第一子复位信号端用于接收输入的第一子复位信号VDD，第一电压端用于接收输入的第一电压信号LVGL，第二电压端用于接收输入的第二电压信号VGL。在可能的实施方式中，第一电压信号LVGL和第二电压信号VGL可以为同一电压信号，也就是说，第一电压端和第二电压端为同一连接端。

第三晶体管M5的导通后可以将第一子复位信号VDD输出至下拉节点PD，输出至下拉节点PD的第一子复位信号VDD用于控制导通第四晶体管M8、第五晶体管M12和第六晶体管M13。

第一子复位电路在第一子复位信号VDD满足第一子复位电平时，第三晶体管M5、第四晶体管M8、第五晶体管M12和第六晶体管M13导通。第四晶体管M8的导通后连通上拉节点PU和第一电压端，使得第一电压信号LVGL能够输出至上拉节点PU。第五晶体管M12导通后连通第二输出端和第一电压端，使得第一电压信号LVGL能够输出至第二输出端。第六晶体管M13导通后连通第一输出端和第二电压端，使得第二电压信号VGL能够输出至第一输出端。

第二子复位电路包括第七晶体管M15，第七晶体管M15的控制极与第二子复位信号端相连，第七晶体管M15的第一极与上拉节点PU连接，第七晶体管M15的第二极与第一电压端连接。第二子复位信号端用于接收输入的第二子复位信号T_RST，第一电压端用于接收输入的第一电压信号LVGL。第七晶体管M15在第二子复位信号T_RST满足第二子复位电平时导通，导通后的第七晶体管M15连通上拉节点PU和第一电压端，从而使第一电压信号LVGL可以输出至上拉节点PU。

第二复位电路用于在下一级栅极驱动信号的作用下复位第一输出端，包括第十二晶体管M4，第十二晶体管M4的第一极与第一输出端相连，第十二晶体管M4的第二极与第二电压端相连，第十二晶体管M4的控制极与下一级联(N+1)移位寄存器单元的第一输出端相连。

第十二晶体管M4在控制极输入下一级联的栅极驱动信号Gout(n+1)时，导通本级第一输出端和第二电压端；使得第二电压信号VGL能够输出至第一输出端。

第三复位电路用于在下一级级联信号的作用下复位上拉节点，包括第十三晶体管M12，第十三晶体管M12的第一极与上拉节点PU相连，第十三晶体管M12的第二极与第一电压端相连，第十三晶体管M12的控制极与下一级联(N+1)移位寄存器单元的第二输出端相连。

第十三晶体管M12在控制极输入下一级级联信号OUT_C(n+1)时，导通本级上拉节点PU和第一电压端，使得第一电压信号LVGL能够输出至上拉节点PU。

输入电路包括输入端和第十四晶体管M1，第十四晶体管M1的第一极和控制极均与输入端相连，第十四晶体管M1的第二极与上拉节点PU相连；输入端用于接收上一级(N-1)移位寄存器单元的级联信号OUT_C(n-1)，在输入端接收到上一级级联信号OUT_C(n-1)时，第十四晶体管M1导通，上一级级联信号OUT_C(n-1)输出至上拉节点PU。

第四复位电路用于在上一级级联信号的作用下复位下拉节点PD，包括第十五晶体管M7，第十五晶体管M7的第一极与下拉节点PD相连，第十五晶体管M7的第二极与第一电压端相连，第十五晶体管M7的控制极与输入端相连。第十五晶体管M7在控制极输入下一级联的级联信号OUT_C(n+1)时，导通本级第一电压端与下拉节点PD。

第五复位电路用于在上拉节点PU的作用下复位下拉节点PD，包括第十六晶体管M6，第十六晶体管M6的第一极与下拉节点PD相连，第十六晶体管M6的第二极与第一电压端相连，第十六晶体管M6的控制极与上拉节点PU。第十六晶体管M6根据上拉节点PU的电位导通本级第一电压端与下拉节点PD。

另外需要说明的是，按照晶体管的特性可以将晶体管分为N型和P型，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止；N型晶体管在栅极为高电平时导通，在栅极为低电平时截止。

本文中晶体管以N型晶体管为例进行描述，也就是说，在本文中高电平信号为控制晶体管导通的电平信号，本文中的第一导通电平、第二导通电平、第一子复位电平、第二子复位电平以及第三复位电平(下一实施方式)均是指高电平信号。另外，高电平的具体数值以实际设定值为准，实施例中数值仅作参考。

图2为本申请实施例提供的一种液晶显示面板的放电时序图，与图1中移位寄存器单元相对应，如图2所示，图中DB/DG/DR是指Cell Test R/G/B Data信号，即输出至显示区中数据线的时序信号；SW为Cell Test Data输出开关信号。在放电过程中，SW为高电平信号，DB/DG/DR/Vcom信号均设置为0；SW和DB/DG/DR/Vcom在以下的时序阶段不再单独说明。

在图2所示的放电时序中，在第一时序阶段T0：

控制第一时钟信号CLK和第一电压信号LVGL输出高电平信号；

此时，第一输出端Gout(n)和第二输出端Out_C(n)均无输出，显示区中的像素晶体管处于关闭状态，液晶显示面板中的残留电荷未开始释放。

在第二时序阶段T1：

第一时钟信号CLK和第一电压端LVGL保持高电平输出；

控制第一子复位信号VDD、第二子复位信号T_RST和第二电压信号VGL输出高电平信号；第三晶体管M5、第四晶体管M8、第五晶体管M12、第六晶体管M13和第七晶体管M15导通；

第一电压信号LVGL通过第四晶体管M8和第七晶体管M15输出至上拉节点PU，第一电压信号LVGL通过第五晶体管M12输出至第二输出端；

第二电压信号VGL通过第六晶体管M13输出至第一输出端；

第一电压信号LVGL输入到上拉节点PU，控制第一晶体管M3和第二晶体管M11导通，第一时钟信号CLK通过第一晶体管M3输出至第一输出端；

同时下一级移位寄存器单元的栅极驱动信号Gout(n+1)控制第十二晶体管M4导通，使得第二电压信号VGL能够输出至第一输出端；

第一输出端输出的栅极驱动信号Gout(n)作用于显示区中的像素晶体管，使像素晶体管导通，对液晶显示面板中的残留电荷进行放电。

在第三时序阶段T2：

控制第二电压信号VGL和第二子复位信号T_RST的输出电压逐渐降低，第六晶体管M13输出电压逐渐降低，第一子复位信号VDD、第一时钟信号CLK和第一电压信号LVGL保持高电平输出，栅极驱动信号Gout(n)保持高压输出至显示区，显示区的像素晶体管仍保持开启放电状态；

在第四时序阶段T3：

控制第一子复位信号VDD、第一时钟信号CLK和第一电压信号LVGL输出电压逐渐降低，第一晶体管M3输出电压逐渐为0，第一输出端逐渐关闭，放电结束。

在上述放电时序中，与第一输出端相连的晶体管(第一晶体管M3、第六晶体管M13和第十二晶体管M4)均被控制导通，第一输出端输出的栅极驱动信号Gout(n)为第一时钟信号CLK通过第一晶体管M3输出至第一输出端，第二电压信号VGL通过第六晶体管M13和第十二晶体管M4输出至第一输出端得到；开启的晶体管较多且第一晶体管M3具有较好的输出能力，使得第一输出端能够输出较高电压的栅极驱动信号Gout(n)至显示区，较高电压的栅极驱动信号Gout(n)能够使像素晶体管打开更为充分，较快和充分释放，节省时间。

但是在本申请实施例中并不局限于此，在可能的实施方式中，可以仅控制第一晶体管M3导通，利用第一晶体管M3相较于其他晶体管较好的导通能力，输出较高电压的栅极驱动信号Gout(n)至显示区。与之对应的，控制第一电压端LVGL输出高电平，控制第一子复位电路和第二子复位电路中至少一方工作，将第一电压信号LVGL输出至上拉节点即可。

在另一种可能的实施方式中，可以仅控制第一子复位电路工作，导通第一晶体管M3和第六晶体管M13导通，从而使第一时钟信号CLK通过第一晶体管M3输出至第一输出端，第二电压信号VGL通过第六晶体管M13和第十二晶体管M4输出至第一输出端。

图3为本申请实施例提供的另一种移位寄存器单元的电路图，如图3所示，与图1所示的实施方式的区别在于第一子复位电路设置有两组，另一第一子复位电路定义为第三子复位电路。

如图3所示，第一子复位电路包括第三晶体管M5A、第四晶体管M8A、第五晶体管M12A和第六晶体管M13A。

第三晶体管M5A的控制极和第一极均与第一子复位信号端相连，第三晶体管M5A的第二极与第一下拉节点PD1相连；第四晶体管M8A的第一极与上拉节点PU相连，第四晶体管M8A的第二极与第一电压端相连，第四晶体管M8A的控制极与第一下拉节点PD1相连；第五晶体管M12A的第一极与第二输出端相连，第五晶体管M12A的第二极与第二输出端相连，第五晶体管M12A的控制极与第一下拉节点PD1相连；第六晶体管M13A的第一极与第一输出端相连，第六晶体管M13A的第二极与第二电压端相连，第六晶体管M13A的控制极与第一下拉节点PD1相连。

第一子复位信号端用于接收输入的第一子复位信号VDDo，第一电压端用于接收输入的第一电压信号LVGL，第二电压端用于接收输入的第二电压信号VGL。第三晶体管M5A的导通后可以将第一子复位信号VDDo输出至第一下拉节点PD1，输出至第一下拉节点PD1的第一子复位信号VDDo用于控制导通第四晶体管M8A、第五晶体管M12A和第六晶体管M13A。

第一子复位电路在第一子复位信号VDD满足第一子复位电平时，第三晶体管M5A、第四晶体管M8A、第五晶体管M12A和第六晶体管M13A导通。第四晶体管M8A的导通后连通上拉节点PU和第一电压端，使得第一电压信号LVGL能够输出至上拉节点PU。第五晶体管M12A导通后连通第二输出端和第一电压端，使得第一电压信号LVGL能够输出至第二输出端。第六晶体管M13A导通后连通第一输出端和第二电压端，使得第二电压信号VGL能够输出至第一输出端。

第三子复位电路包括第八晶体管M5B、第九晶体管M8B、第十晶体管M12B和第十一晶体管M13B。

第八晶体管M5B的控制极和第一极均与第三子复位信号端相连，第八晶体管M5B的第二极与第二下拉节点PD2相连；第九晶体管M8B的第一极与上拉节点PU相连，第九晶体管M8B的第二极与第一电压端相连，第九晶体管M8B的控制极与第二下拉节点PD2相连；第十晶体管M12B的第一极与第二输出端相连，第十晶体管M12B的第二极与第二输出端相连，第十晶体管M12B的控制极与第二下拉节点相连；第十一晶体管M13B的第一极与第一输出端相连，第十一晶体管M13B的第二极与第二电压端相连，第十一晶体管M13B的控制极与第二下拉节点PD2相连。

第三子复位信号端用于接收输入的第三子复位信号VDDe，第八晶体管M5B导通后可以将第三子复位信号VDDe输出至第二下拉节点PD2，输出至第二下拉节点PD2的第三子复位信号VDDe用于控制导通第九晶体管M8B、第十晶体管M12B和第十一晶体管M13B。

第三子复位电路在第三子复位信号VDDe满足第三子复位电平时，第八晶体管M5B、第九晶体管M8B、第十晶体管M12B和第十一晶体管M13B导通。第九晶体管M8B的导通后连通上拉节点PU和第一电压端，使得第一电压信号LVGL能够输出至上拉节点PU。第十晶体管M12B导通后连通第二输出端和第一电压端，使得第一电压信号LVGL能够输出至第二输出端。第十一晶体管M13B导通后连通第一输出端和第二电压端，使得第二电压信号VGL能够输出至第一输出端。

另外，第四复位电路包括第十五晶体管M7A和第十七晶体管M7B，第十五晶体管M7A的第一极与第一下拉节点PD1相连，第十五晶体管M7A的第二极与第一电压端相连，第十五晶体管M7A的控制极与输入端相连。第十五晶体管M7A在控制极输入下一级联的级联信号OUT_C(n+1)时，导通本级第一电压端与第一下拉节点PD1。

第十七晶体管M7B的第一极与第二下拉节点PD2相连，第十七晶体管M7B的第二极与第一电压端相连，第十七晶体管M7B的控制极与输入端相连。第十七晶体管M7B在控制极输入下一级联的级联信号OUT_C(n+1)时，导通本级第一电压端与第二下拉节点PD2。

第五复位电路用于在上拉节点PU的作用下复位下拉节点PD，包括第十六晶体管M6A和第十八晶体管M6B，第十六晶体管M6A的第一极与第一下拉节点PD1相连，第十六晶体管M6A的第二极与第一电压端相连，第十六晶体管M6A的控制极与上拉节点PU。第十六晶体管M6A根据上拉节点PU的电位导通本级第一电压端与第一下拉节点PD1。

第十八晶体管M6B的第一极与第二下拉节点PD2相连，第十八晶体管M6B的第二极与第一电压端相连，第十八晶体管M6B的控制极与上拉节点PU。第十八晶体管M6B根据上拉节点PU的电位导通本级第一电压端与第二下拉节点PD2相连。

图4为本申请实施例提供的一种液晶显示面板的放电时序图，与图3中移位寄存器单元相对应，如图4所示，

在第一时序阶段T0：

控制第三子复位信号VDDe、第一时钟信号CLK和第一电压信号LVGL输出高电平信号；

此时，第八晶体管M5B导通，第三子复位信号VDDe输出至第二下拉节点PD2，输出至第二下拉节点PD2的第三子复位信号VDDe导通第九晶体管M8B、第十晶体管M12B和第十一晶体管M13B。

第一电压信号LVGL通过第九晶体管M8B输出至上拉节点PU，第一电压信号LVGL通过第十晶体管M12B输出至第二输出端；

第一电压信号LVGL输入到上拉节点PU，控制第一晶体管M3和第二晶体管M11导通，第一时钟信号CLK通过第一晶体管M3输出至第一输出端；第一输出端输出的栅极驱动信号Gout(n)作用于显示区中的像素晶体管，使像素晶体管导通，对液晶显示面板中的残留电荷进行放电。

在第二时序阶段T1：

第一时钟信号CLK和第一电压端LVGL保持高电平输出；

控制第一子复位信号VDDo、第二子复位信号T_RST和第二电压信号VGL输出高电平信号；第三晶体管M5A、第四晶体管M8A、第五晶体管M12A、第六晶体管M13A和第七晶体管M15导通；

第一电压信号LVGL通过第四晶体管M8A和第七晶体管M15输出至上拉节点PU，第一电压信号LVGL通过第五晶体管M12A输出至第二输出端；

第二电压信号VGL通过第六晶体管M13A和第十一晶体管M13B输出至第一输出端；

第一电压信号LVGL输入到上拉节点PU，控制第一晶体管M3和第二晶体管M11导通，第一时钟信号CLK通过第一晶体管M3输出至第一输出端；第一输出端输出的栅极驱动信号Gout(n)作用于显示区中的像素晶体管，使像素晶体管导通，对液晶显示面板中的残留电荷进行放电。

在第三时序阶段T2：

控制第二电压信号VGL和第二子复位信号T_RST的输出电压逐渐降低，第六晶体管M13A和第十一晶体管M13B输出电压逐渐降低，第一子复位信号VDDo、第三子复位信号VDDe、第一时钟信号CLK和第一电压信号LVGL保持高电平输出，栅极驱动信号Gout(n)保持高压输出至显示区，显示区的像素晶体管仍保持开启放电状态；

在第四时序阶段T3：

控制第一子复位信号VDDo、第三子复位信号VDDe、第一时钟信号CLK和第一电压信号LVGL输出电压逐渐降低，第一晶体管M3输出电压逐渐为0，第一输出端逐渐关闭，放电结束。

上述实施例中以第一子复位电路设置两组为例进行描述，显然本申请实施例并不限制第一子复位电路其组数。

本申请实施例同时提供了一种显示装置的放电方法，该显示装置包括上述实施例中栅极驱动电路，该放电方法包括：

在第一时序阶段，向第一电压端输入第一导通电平，向第一时钟信号端输入第二导通电平；

在第二时序阶段，向第一复位信号端输入第一复位电平。

对于栅极驱动电路中移位寄存器单元包括第一子复位电路的实施例方式中，该放电方法包括：

在第一时序阶段，向第一电压端输入第一导通电平，向第一时钟信号端输入第二导通电平；

在第二时序阶段，向第一子复位信号端输入第一子复位电平，向第二电压端输入第二导通电平。

对于栅极驱动电路中移位寄存器单元包括第一子复位电路和第二子复位电路的实施例方式中，该放电方法包括：

在第一时序阶段，向第一电压端输入第一导通电平，向第一时钟信号端输入第二导通电平；

在第二时序阶段，向第一子复位信号端输入第一子复位电平，向第二子复位信号端输入第二子复位电平，向第二电压端输入第二导通电平。

对于栅极驱动电路中移位寄存器单元包括第一子复位电路、第二子复位电路和第三子复位电路的实施例方式中，该放电方法包括：

在第一时段，向第一电压端输入第一导通电平，向第一时钟信号端输入第二导通电平，向第三子复位信号端输入第三子复位电平；

在第二时序阶段，向第一子复位信号端输入第一子复位电平，向第二子复位信号端输入第二子复位电平，向第二电压端输入第二导通电平。

在本申请实施例的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请实施例中的具体含义。

此外，上文所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

至此，已经结合附图所示的优选实施方式描述了本申请的技术方案，但是，本领域技术人员容易理解的是，本申请的保护范围显然不局限于这些具体实施方式。在不偏离本申请的原理的前提下，本领域技术人员可以对相关技术特征作出等同的更改或替换，这些更改或替换之后的技术方案都将落入本申请的保护范围之内。