阅读说明：本技术 电压调节器和电压调节器的控制方法 (Voltage regulator and control method of voltage regulator ) 是由 黑田忠克 富冈勉 泽井英幸 出口充康 于 2019-07-12 设计创作，主要内容包括：本发明涉及电压调节器和电压调节器的控制方法。提供在由于接地短路等而输出端子的电压降低时减少电压调节器的差动放大电路的输入晶体管(以下为Tr)间的阈值电压的变动量的差分来抑制在输出电压中产生的偏移的电压调节器。本发明在输出端子接地短路时控制对输出电压进行控制的差动放大电路的PMOSTr的第1第2输入Tr的栅极(G)源极(S)间电压,并且具备：驱动差动放大电路的电流源、S经由尾部连接点(T)连接于电流源的电流源输出端子并且基准电压被输入到G的第1输入Tr、S连接于T并且G连接于输出端子的第2输入Tr、被插入到T与第1输入Tr的G之间并且与G电压对应地控制T电压的第1电压控制部、以及被插入到第1输入Tr的G、接地点与第2输入Tr的G之间并且与第2输入Tr的G电压对应地控制第1输入Tr的G电压的第2电压控制部。(The invention relates to a voltage regulator and a control method of the voltage regulator. Provided is a voltage regulator which suppresses an offset generated in an output voltage by reducing a difference in the amount of fluctuation of a threshold voltage between input transistors (hereinafter, referred to as Tr) of a differential amplifier circuit of the voltage regulator when the voltage of an output terminal is reduced due to a ground short circuit or the like. The present invention controls a gate (G) to source (S) voltage of a 1 st 2 nd input Tr of a PMOSTr of a differential amplifier circuit controlling an output voltage when an output terminal is short-circuited to ground, and comprises: the differential amplifier circuit includes a current source driving the differential amplifier circuit, a 1 st input Tr in which S is connected to a current source output terminal of the current source via a tail connection point (T) and a reference voltage is input to G, a 2 nd input Tr in which S is connected to T and G is connected to an output terminal, a 1 st voltage control unit inserted between T and G of the 1 st input Tr and controlling a T voltage in accordance with a G voltage, and a 2 nd voltage control unit inserted between G of the 1 st input Tr, a ground point, and G of the 2 nd input Tr and controlling a G voltage of the 1 st input Tr in accordance with a G voltage of the 2 nd input Tr.)

电压调节器和电压调节器的控制方法

技术领域

本发明涉及电压调节器和电压调节器的控制方法。

背景技术

电压调节器在输出电流由于负载变动等发生变化的情况下也将固定电压稳定地从输出端子供给。

可是，在负载变动较大地发生变化而在输出端子产生了过大的过冲电压的情况下或在输出端子与电源端子短路（以下，称为“电源短路”）的情况等下，与输出端子连接的电压调节器中的差动放大电路的输入晶体管的栅极电压上升。从防止输入晶体管的栅极由于上升的栅极电压而被破坏的观点出发，关于电压调节器，存在具有即使输出端子发生过冲或电源短路也抑制输入晶体管的栅极电压的过大的上升并且防止输入晶体管的栅极的破坏的电路结构的电压调节器（例如，参照专利文献1）。

在图9中示出上述的专利文献1所示的以往的电压调节器的结构例。在以往的电压调节器中，二极管121被连接到差动放大电路中的作为PMOS晶体管的一个输入晶体管111的栅极与源极之间。利用该二极管121，在输出端子120过冲时，从输出端子120经由电阻116、二极管121、另一个输入晶体管109和NMOS晶体管108向电压调节器的接地流动电流。其结果是，栅极电压相对于连接点P的电压被抑制为二极管121的正方向电压的量的电压差，能够抑制输入晶体管111的栅极电压。

现有技术文献

专利文献

专利文献1：日本特开2015-138394号公报。

发明要解决的课题

在专利文献1的电压调节器中，能够抑制由于输出端子120的过冲造成的、输入晶体管111的栅极的破坏。

然而，在专利文献1的电压调节器中输出端子120由于接地短路等而电压降低的情况下，对差动放大电路151中的输入晶体管111和109的各个带来不同的BTI（BiasTemperature Instability，偏压温度不稳定性）的影响，在输出端子120的输出电压中产生偏移。

以下，使用图9来对输出端子120的电压降低的情况下的输出电压的偏移的产生进行说明。在输入晶体管109中，从恒定电压源110向栅极施加基准电压VREF。

输出端子120的电压降低，由此，差动放大电路151的输入晶体管111的栅极电压VFB降低到接地电压附近。

因此，输入晶体管111的栅极电压与施加到输入晶体管109的栅极的基准电压VREF相比大幅度地降低，PMOS晶体管105的漏极电流（TAIL电流）几乎全部流入到输入晶体管111中。

上述的情况下的输入晶体管111和109的各个的栅极•源极间电压Vgs（111）和Vgs（109）分别如以下所示那样。

。

因此，输入晶体管109受到PBTI（Positive Bias Temperature Instability，正偏压温度不稳定性）的影响。

另一方面，输入晶体管111受到NBTI（Negative Bias Temperature Instability，负偏压温度不稳定性）的影响。

在输出端子120的电压的降低遍及长时间持续的情况下，由于PBTI的影响造成的输入晶体管109的阈值电压的变动和由于NBTI的影响造成的输入晶体管111的阈值电压的变动中的变动量不同。在此，在输入晶体管111中，施加到栅极的栅极•源极间电压Vgs（111）为阈值电压左右，因此，由于NBTI造成的对阈值电压的变动的影响很少。

因此，在制造时，输入晶体管111和109的各个的阈值电压相同，但是，上述的阈值电压的变动量分别不同，因此，在结果上阈值电压为不同的电压。

由此，起因于该阈值电压的不平衡，在差动放大电路中不会正常地进行基准电压VREF与输出电压VOUT的差动放大，根据阈值电压的电压差而在输出电压中产生偏移，不会得到与基准电压对应的输出电压。

发明内容

本发明是鉴于这样的情况而完成的，其目的在于提供能够在输出端子的电压由于接地短路等而降低时减少电压调节器的差动放大电路的输入晶体管的各个的阈值电压的变动量的差分来抑制输出电压中的偏移的产生的、电压调节器和电压调节器的控制方法。

用于解决课题的方案

本发明的实施方式的电压调节器是，一种电压调节器，在输出规定的输出电压的输出端子接地短路时，控制进行该输出电压的控制的差动放大电路中的作为PMOS晶体管的第1输入晶体管和第2输入晶体管的各个的栅极•源极间电压，所述电压调节器的特征在于，具备：电流源，驱动所述差动放大电路；所述第1输入晶体管，源极经由尾部连接点连接于所述电流源的电流源输出端子，基准电压被输入到栅极；所述第2输入晶体管，源极连接于所述尾部连接点，栅极连接于所述输出端子；以及电压控制部，包括第1电压控制部、第2电压控制部、第3电压控制部和第4电压控制部之中的至少一个，所述第1电压控制部被***到所述尾部连接点与所述第1输入晶体管的栅极之间并且与该栅极的电压对应地控制所述尾部连接点的电压，所述第2电压控制部被***到所述第1输入晶体管的栅极与接地点之间并且与所述第2输入晶体管的栅极的电压对应地控制所述第1输入晶体管的栅极的电压，所述第3电压控制部被***到所述尾部连接点与所述第2输入晶体管的栅极之间并且与该栅极的电压对应地控制所述尾部连接点的电压，所述第4电压控制部被***到所述第2输入晶体管的栅极与接地点之间并且与所述第2输入晶体管的栅极的电压对应地控制所述第2输入晶体管的栅极的电压。

本发明的实施方式的电压调节器的控制方法是，一种电压调节器的控制方法，所述控制方法是在具备电流源、作为PMOS晶体管的第1输入晶体管以及作为PMOS晶体管的第2输入晶体管的电压调节器中、在输出规定的输出电压的输出端子接地短路时、控制进行该输出电压的控制的差动放大电路中的所述第1输入晶体管和所述第2输入晶体管的各个的源极•栅极间电压的、电压调节器的控制方法，所述电流源驱动差动放大电路，在所述作为PMOS晶体管的第1输入晶体管中源极经由尾部连接点连接于所述电流源的电流源输出端子并且基准电压被输入到栅极，在所述作为PMOS晶体管的第2输入晶体管中源极连接于所述尾部连接点并且栅极连接于输出端子，所述控制方法的特征在于，包括以下过程之中的至少1个：被***到所述尾部连接点与所述第1输入晶体管的栅极之间的第1电压控制部与所述第1输入晶体管的栅极的电压对应地控制所述尾部连接点的电压的过程；被***到所述第1输入晶体管的栅极与接地点之间的第2电压控制部与所述第2输入晶体管的栅极的电压对应地控制所述第1输入晶体管的栅极的电压的过程；被***到所述尾部连接点与所述第2输入晶体管的栅极之间的第3电压控制部与所述第2输入晶体管的栅极的电压对应地控制所述尾部连接点的电压的过程；以及被***到所述第2输入晶体管的栅极与接地点之间的第4电压控制部与所述第2输入晶体管的栅极的电压对应地控制所述第2输入晶体管的栅极的电压的过程。

发明效果

根据本发明，能够在输出端子的电压由于接地短路等而降低时减少电压调节器的差动放大电路的输入晶体管的各个的阈值电压的变动的变动量的差分来抑制输出电压中的偏移的产生。

附图说明

图1是示出根据第1实施方式的电压调节器的结构例的电路图。

图2是示出输入晶体管栅极·源极间电压限制电路的一个例子的电路图。

图3是示出输入电流限制电路的一个例子的电路图。

图4是示出输入差动对栅极间电压限制电路的一个例子的电路图。

图5是示出根据第2实施方式的电压调节器的结构例的电路图。

图6是示出输入晶体管栅极·源极间电压限制电路的一个例子的电路图。

图7是示出根据第3实施方式的电压调节器的结构例的电路图。

图8是示出根据第4实施方式的电压调节器的结构例的电路图。

图9是示出以往的电压调节器的结构例的电路图。

具体实施方式

＜第1实施方式＞

以下，参照附图来对本发明的第1实施方式进行说明。图1是示出根据第1实施方式的电压调节器1的结构例的电路图。

电压调节器1具备：差动放大电路3、PMOS晶体管34、作为电压控制部的输入晶体管栅极·源极间电压限制电路（第1电压控制部）201和输入差动对栅极间电压限制电路（第2电压控制部）206、以及输入电流限制电路202、204。

输入晶体管栅极·源极间电压限制电路201被***到尾部（TAIL）连接点P1与PMOS晶体管103的栅极之间。输入晶体管栅极·源极间电压限制电路201控制为在输出端子TVOUT接地短路时尾部连接点P1与PMOS晶体管103的栅极的电压差为规定的电压（绝对值）以下。

输入差动对栅极间电压限制电路206被***到PMOS晶体管103的栅极与接地点之间。输入差动对栅极间电压限制电路206控制连接点INP的电压VINP，以使在输出端子TVOUT接地短路时PMOS晶体管103和104的各个的栅极的电压差为规定的电压以下。PMOS晶体管103和104的各个是差动放大电路3中的输入晶体管。

差动放大电路3具备差动输入电路30、电流镜电路31、电阻32和NMOS晶体管33的各个。

差动输入电路30具备PMOS晶体管102、103和104的各个。

电流镜电路31是共源共栅连接的电流镜电路，具备PMOS晶体管311和312的各个以及NMOS晶体管313、314、315和316的各个。

PMOS晶体管102构成电流源，源极连接于电源，偏置电压V01被施加到栅极，作为电流源输出端子的漏极连接于尾部连接点P1。

在PMOS晶体管104中，源极和背栅连接于尾部连接点P1，栅极与输入电流限制电路204的输出端子在连接点INM处连接。

在PMOS晶体管103中，源极和背栅连接于尾部连接点P1，栅极与输入电流限制电路202的输出端子在连接点INP处连接。

在输入电流限制电路202中，输入端子连接于端子TVREF，对该输入端子供给基准电压VREF。

在输入电流限制电路204中，输入端子连接于输出端子TVOUT，对该输入端子供给输出电压VOUT。

此外，在电流镜电路31中，NMOS晶体管313的源极和NMOS晶体管315的漏极的连接点P2与PMOS晶体管104的漏极连接。

同样地，NMOS晶体管314的源极和NMOS晶体管316的漏极的连接点P3与PMOS晶体管103的漏极连接。

向NMOS晶体管313和314的各个的栅极施加偏置电压V02，向NMOS晶体管315和316的各个的栅极施加偏置电压V03。

根据上述结构，从PMOS晶体管103、104各个向连接点P2和P3的各个供给差动电流。然后，与该差动电流对应地控制PMOS晶体管312的漏极和NMOS晶体管314的漏极的连接点P4的差动电压。连接点P4的差动电压被供给到NMOS晶体管33的栅极，在电阻32和NMOS晶体管33的漏极的连接点P5生成放大电压。在PMOS晶体管34中，连接点P5的放大电压被供给到栅极，从输出端子TVOUT输出与放大电压对应的输出电压VOUT。

图2是示出输入晶体管栅极·源极间电压限制电路201的一个例子的电路图。

在图2（a）的一个例子中，输入晶体管栅极·源极间电压限制电路201具备二极管2011和PMOS晶体管2012的各个。二极管2011的阴极连接于图1中的尾部连接点P1。在PMOS晶体管2012中，漏极连接于二极管2011的阳极，栅极连接于尾部连接点P1，源极和背栅的各个连接于连接点INP。

在图2（b）的一个例子中，输入晶体管栅极•源极间电压限制电路201具备二极管2013和PMOS晶体管2014的各个。二极管2013的阴极连接于图1中的尾部连接点P1。在PMOS晶体管2014中，漏极和栅极的各个连接于二极管2013的阳极，源极和背栅连接于连接点INP。

图3是示出输入电流限制电路202和204的各个的一个例子的电路图。输入电流限制电路202和204的各个的结构是同样的，因此，使用输入电流限制电路202来说明各个结构。

输入电流限制电路202具备耗尽型的PMOS晶体管2021。在PMOS晶体管2021中，源极、栅极和背栅的各个连接于端子TVREF（TVOUT），漏极连接于连接点INP（INM）。上述（）内示出输入电流限制电路204的情况下的连接对象。

图4是示出输入差动对栅极间电压限制电路206的一个例子的电路图。

在图4（a）的一个例子中，输入差动对栅极间电压限制电路206具备PMOS晶体管2061。在PMOS晶体管2061中，源极和背栅的各个连接于连接点INP，栅极连接于连接点INM，漏极连接于接地点。

在图4（b）的一个例子中，输入差动对栅极间电压限制电路206具备PMOS晶体管2062和2063的各个。关于PMOS晶体管2062和2063的各个，同样地形成阈值电压Vth。在PMOS晶体管2062中，源极和背栅的各个连接于连接点INP，栅极和漏极连接于PMOS晶体管2063的源极。在PMOS晶体管2063中，栅极连接于连接点INM，漏极连接于接地点。

以下，在输出端子TVOUT接地短路并且输出端子TVOUT的电压（输出电压VOUT）降低到接地电压附近的状态下说明输入晶体管栅极•源极间电压限制电路201和输入差动对栅极间电压限制电路206的各个的工作。此外，对于输入晶体管栅极•源极间电压限制电路201，使用图2（a）的电路来进行说明，对于输入差动对栅极间电压限制电路206，使用图4（b）的电路来进行说明。

输出端子TVOUT接地短路，由此，追随输出端子TVOUT的电压的降低，连接点INM的电压VINM降低。

因此，施加到PMOS晶体管104的栅极的电压也降低。

另一方面，利用输入差动对栅极间电压限制电路206以PMOS晶体管2062和2063的各个的阈值电压Vth的合计的量钳位连接点INP的电压VINP。

即，利用输入差动对栅极间电压限制电路206以VOUT+2×Vth的电压钳位连接点INP的电压VINP。

在此，在输入差动对栅极间电压限制电路206中流动用于对连接点INP进行钳位的钳位电流，但是，利用输入电流限制电路202以规定的电流值限制钳位电流。

此外，连接点INM的电压VINM降低，由此，施加到PMOS晶体管104的栅极的电压为接地电压附近，由此，在PMOS晶体管104中流动电流。

因此，尾部连接点P1的电压降低，但是，利用输入晶体管栅极•源极间电压限制电路201以规定的电压钳位尾部连接点P1的电压。

即，在尾部连接点P1的电压比连接点INP的电压VINP低的情况下，PMOS晶体管2012为导通状态，从连接点INP向尾部连接点P1流动钳位电流，尾部连接点P1被电压VINP-阈值电压Vth（2012）的电压钳位。

以输出电压VOUT为基准在以下示出上述的尾部连接点P1和连接点INP的各个的电压被钳位时的、施加到PMOS晶体管103的栅极的栅极•源极间电压Vgs（103）和施加到PMOS晶体管104的栅极的栅极•源极间电压Vgs（104）的各个。

在此，关于PMOS晶体管103和104的各个以及PMOS晶体管2012、2062和2063的各个，同样地形成阈值电压，因此，仅将各个阈值电压示出为Vth。

从连接点INP的电压VINP减去尾部连接点P1的电压来求取PMOS晶体管103的栅极•源极间电压Vgs（103）。

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同样地，从连接点INM的电压VINM减去尾部连接点P1的电压来求取PMOS晶体管104的栅极•源极间电压Vgs（104）。

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根据上述计算，PMOS晶体管103的栅极•源极间电压Vgs（103）为电压Vth，对PMOS晶体管103带来PBTI的影响。另一方面，PMOS晶体管104的栅极•源极间电压Vgs（104）为电压-Vth，对PMOS晶体管104带来NBTI的影响。

然而，PMOS晶体管103的栅极•源极间电压Vgs（103）和PMOS晶体管104的栅极•源极间电压Vgs（104）的各个的绝对值被抑制在电压Vth内。

因此，根据本实施方式，根据输入晶体管栅极•源极间电压限制电路201和输入差动对栅极间电压限制电路206的各个的钳位工作，与以往相比较，由于在输出端子TVOUT接地短路造成的PMOS晶体管103的栅极•源极间电压Vgs（103）和PMOS晶体管104的栅极•源极间电压Vgs（104）的各个的差被减少。

由此，根据本实施方式，由于NBTI、PBTI各个对PMOS晶体管103和104的各个造成的影响的不平衡被大幅度地改善，能够减少施加到PMOS晶体管103的栅极的栅极•源极间电压Vgs（103）和施加到PMOS晶体管104的栅极的栅极•源极间电压Vgs（104）的各个的变动量的差，能够抑制输出电压VOUT中的偏移。

＜第2实施方式＞

以下，参照附图来对本发明的第2实施方式进行说明。图5是示出根据第2实施方式的电压调节器1A的结构例的电路图。

电压调节器1A的结构与电压调节器1同样，因此，在图5中，省略了图1所示的电流镜电路31、电阻32、NMOS晶体管33和PMOS晶体管34的各个的结构。以下，对与第1实施方式不同的结构和工作进行说明。

与第1实施方式不同的结构是差动输入电路30A。在差动输入电路30A中新具备NBTI抑制电路20。NBTI抑制电路20在输出端子TVOUT接地短路时使施加到PMOS晶体管104的栅极的栅极•源极间电压Vgs（104）的绝对值比第1实施方式更低，使NBTI对PMOS晶体管104的影响相对于第1实施方式减少。即，在输出端子TVOUT接地短路时，使PMOS晶体管103的栅极•源极间电压Vgs（103）与PMOS晶体管104的栅极•源极间电压Vgs（104）的差更小。

NBTI抑制电路20具备电阻210和作为第6电压控制部的输入晶体管栅极•源极间电压限制电路208的各个。输入晶体管栅极•源极间电压限制电路208具有使PMOS晶体管104的栅极•源极间电压Vgs（104）为不足PMOS晶体管104的阈值电压Vth的功能。

电阻210被***到尾部连接点P1与PMOS晶体管104的源极之间。

输入晶体管栅极•源极间电压限制电路208被***到电阻210和PMOS晶体管104的连接点P6与接地点之间。

图6是示出输入晶体管栅极•源极间电压限制电路208的一个例子的电路图。

在图6（a）的一个例子中，输入晶体管栅极•源极间电压限制电路208具备PMOS晶体管2081。在PMOS晶体管2081中，源极和背栅连接于连接点P6，栅极连接于连接点INM，漏极连接于接地点。在此，使阈值电压Vth（2081）＜阈值电压Vth（104）来形成PMOS晶体管2081。

在图6（b）的一个例子中，输入晶体管栅极•源极间电压限制电路208具备PMOS晶体管2082和2083的各个。在PMOS晶体管2082中，源极和背栅的各个连接于图5中的连接点P6，栅极和漏极的各个连接于PMOS晶体管2083的源极。在PMOS晶体管2083中，背栅连接于图5中的连接点P6，栅极连接于连接点INM，漏极连接于接地点。在此，使阈值电压Vth（2082）+阈值电压Vth（2083）＜阈值电压Vth（104）来形成PMOS晶体管2082和2083的各个。

输入晶体管栅极•源极间电压限制电路208根据图6（a）的电路能够使施加到PMOS晶体管104的栅极的栅极•源极间电压Vgs（104）从第1实施方式中的-Vth降低到PMOS晶体管2081的阈值电压Vth（2081）。即，从尾部连接点P1经由电阻210钳位电流从PMOS晶体管2081向接地点流动，由此，连接点INM与连接点P6的电压差为PMOS晶体管2081的阈值电压Vth（2081）。由此，在采用输出电压VOUT基准的情况下，PMOS晶体管104的栅极•源极间电压Vgs（104）被钳位为不足-Vth（104）。

根据本实施方式，能够使PMOS晶体管104的栅极•源极间电压Vgs（104）钳位为不足-Vth（104），能够使PMOS晶体管103的栅极•源极间电压Vgs（103）和PMOS晶体管104的栅极•源极间电压Vgs（104）的各个的差变低，能够与第1实施方式相比较改善由于NBTI、PBTI各个对PMOS晶体管103和104的各个造成的影响的不平衡。

由此，根据本实施方式，能够与第1实施方式相比较更减少施加到PMOS晶体管103的栅极的栅极•源极间电压Vgs（103）和施加到PMOS晶体管104的栅极的栅极•源极间电压Vgs（104）的各个的变动量的差，能够进一步抑制输出电压VOUT中的偏移。

＜第3实施方式＞

以下，参照附图来对本发明的第3实施方式进行说明。图7是示出根据第3实施方式的电压调节器1B的结构例的电路图。

电压调节器1B的结构与电压调节器1同样，因此，在图7中，省略了图1所示的电流镜电路31、电阻32、NMOS晶体管33和PMOS晶体管34的各个的结构。以下，对与第1实施方式不同的结构和工作进行说明。

在第3实施方式中，电压调节器1B除了输入晶体管栅极•源极间电压限制电路201和输入差动对栅极间电压限制电路206的各个还新具备作为第3电压控制部的输入晶体管栅极•源极间电压限制电路203、作为第4电压控制部的输入差动对栅极间电压限制电路205各个。

为了减少在输出端子TVOUT电源短路时的、施加到PMOS晶体管103的栅极的栅极•源极间电压Vgs（103）和施加到PMOS晶体管104的栅极的栅极•源极间电压Vgs（104）的各个的变动量的差而设置输入晶体管栅极•源极间电压限制电路203和输入差动对栅极间电压限制电路205的各个。

输入晶体管栅极•源极间电压限制电路203为与输入晶体管栅极•源极间电压限制电路201同样的结构，被***到尾部连接点P1与连接点INM之间。

此外，输入差动对栅极间电压限制电路205为与输入差动对栅极间电压限制电路206同样的结构，被***到连接点INM与接地点之间。

当输出端子TVOUT电源短路时，利用输入差动对栅极间电压限制电路205而从连接点INM向接地点流动钳位电流，将连接点INM的电压VINM钳位为VREF+2×Vth。

此外，由于连接点INM的电压VINM比尾部连接点P1的电压高，所以利用输入晶体管栅极•源极间电压限制电路203而从连接点INM向尾部连接点P1流动钳位电流，将尾部连接点P1的电压钳位为VREF+2×Vth-Vth。

以基准电压VREF为基准在以下示出上述的尾部连接点P1和连接点INM的各个的电压被钳位时的、施加到PMOS晶体管103的栅极的栅极•源极间电压Vgs（103）和施加到PMOS晶体管104的栅极的栅极•源极间电压Vgs（104）的各个。

在此，关于PMOS晶体管103和104的各个以及输入晶体管栅极•源极间电压限制电路203和输入差动对栅极间电压限制电路205的各个中的PMOS晶体管2012、2062和2063的各个，同样地形成阈值电压，因此，仅将各个阈值电压示出为Vth。

从连接点INP的电压VINP减去尾部连接点P1的电压来求取PMOS晶体管103的栅极•源极间电压Vgs（103）。

。

同样地，从连接点INM的电压VINM减去尾部连接点P1的电压来求取PMOS晶体管104的栅极•源极间电压Vgs（104）。

。

根据上述计算，PMOS晶体管103的栅极•源极间电压Vgs（103）为电压-Vth，对PMOS晶体管103带来NBTI的影响。另一方面，PMOS晶体管104的栅极•源极间电压Vgs（104）为电压Vth，对PMOS晶体管104带来PBTI的影响。

然而，PMOS晶体管103的栅极•源极间电压Vgs（103）和PMOS晶体管104的栅极•源极间电压Vgs（104）的各个的绝对值与输出端子TVOUT接地短路的第1实施方式同样地被抑制在电压Vth内。

因此，根据本实施方式，不仅在输出端子TVOUT接地短路时，而且在输出端子TVOUT电源短路时，通过输入晶体管栅极•源极间电压限制电路203和输入差动对栅极间电压限制电路205的各个的钳位工作，与以往相比较，也减少由于在输出端子TVOUT电源短路造成的、PMOS晶体管103的栅极•源极间电压Vgs（103）和PMOS晶体管104的栅极•源极间电压Vgs（104）的各个的差。

由此，根据本实施方式，在输出端子TVOUT电源短路的情况下，由于NBTI、PBTI各个对PMOS晶体管103和104的各个造成的影响的不平衡也被大幅度地改善，能够减少施加到PMOS晶体管103的栅极的栅极•源极间电压Vgs（103）和施加到PMOS晶体管104的栅极的栅极•源极间电压Vgs（104）的各个的变动量的差，能够抑制输出电压VOUT中的偏移。

＜第4实施方式＞

以下，参照附图来对本发明的第4实施方式进行说明。图8是示出根据第4实施方式的电压调节器1C的结构例的电路图。

与电压调节器1B同样地，电压调节器1C的结构与电压调节器1同样，因此，与图7同样地，在图8中，省略了电流镜电路31、电阻32、NMOS晶体管33和PMOS晶体管34的各个的结构。以下，对与第3实施方式不同的结构和工作进行说明。

与第3实施方式不同的结构是差动输入电路30C。在差动输入电路30C中，相对于差动输入电路30还具备NBTI抑制电路20和21。NBTI抑制电路20为与第2实施方式同样的结构和工作，因此，在本实施方式中省略说明。

NBTI抑制电路21在输出端子TVOUT电源短路时使施加到PMOS晶体管103的栅极的栅极•源极间电压Vgs（103）的绝对值比第3实施方式更低，使NBTI对PMOS晶体管103的影响相对于第3实施方式减少。即，在输出端子TVOUT电源短路时，使PMOS晶体管103的栅极•源极间电压Vgs（103）和PMOS晶体管104的栅极•源极间电压Vgs（104）的差更小。

NBTI抑制电路21具备电阻209和作为第5电压控制部的输入晶体管栅极•源极间电压限制电路207的各个。输入晶体管栅极•源极间电压限制电路207具有使PMOS晶体管103的栅极•源极间电压Vgs（103）为不足PMOS晶体管103的Vth的功能。

电阻209被***到尾部连接点P1与PMOS晶体管103的源极之间。

输入晶体管栅极•源极间电压限制电路207被***到电阻209和PMOS晶体管103的连接点P7与接地点之间。

输入晶体管栅极•源极间电压限制电路207例如与输入晶体管栅极•源极间电压限制电路208的图6（a）的电路同样，能够使PMOS晶体管103的栅极•源极间电压Vgs（103）从第3实施方式中的-Vth降低到PMOS晶体管2081的阈值电压Vth（2081）。即，从尾部连接点P1经由电阻209钳位电流从PMOS晶体管2081向接地点流动，由此，连接点INP与连接点P6的电压差为PMOS晶体管2081的阈值电压Vth（2081）。由此，在采用基准电压VREF基准的情况下，PMOS晶体管103的栅极•源极间电压Vgs（103）被钳位为不足-Vth（103）。

根据本实施方式，能够将PMOS晶体管103的栅极•源极间电压Vgs（103）钳位为不足-Vth（103），能够使PMOS晶体管103的栅极•源极间电压Vgs（103）和PMOS晶体管104的栅极•源极间电压Vgs（104）的各个的差变低，能够与第1实施方式相比较改善由于NBTI、PBTI各个对PMOS晶体管103和104的各个造成的影响的不平衡。

由此，根据本实施方式，能够与第3实施方式相比较更加减少施加到PMOS晶体管103的栅极的栅极•源极间电压Vgs（103）和施加到PMOS晶体管104的栅极的栅极•源极间电压Vgs（104）的各个的变动量的差，能够进一步抑制输出电压VOUT中的偏移。

以上，参照附图详述了本发明的实施方式，但是，具体的结构不限于该实施方式，也包括不偏离本发明的主旨的范围的设计等。

附图标记的说明

1、1A、1B、1C…电压调节器

3…差动放大电路

30、30A、30C…差动输入电路

31…电流镜电路

32、209、210…电阻

33、313、314、315、316…NMOS晶体管

34、102、103、104、311、312、2012、2014、2021、2061、2062、2063、2081、2082、2083…PMOS晶体管

201、203、207、208…输入晶体管栅极•源极间电压限制电路

202、204…输入电流限制电路

205、206…输入差动对栅极间电压限制电路

2011、2013…二极管。