半导体组件
阅读说明：本技术 半导体组件 (Semiconductor assembly ) 是由 横田英树 笹岛裕一 于 2019-06-28 设计创作，主要内容包括：本发明提供能够抑制电极端子的疏密所引起的电介质膜的翘曲并提高安装可靠性的半导体组件。本发明的一个方式的半导体组件具有电介质膜、多个电路部件、密封层和电极层。电介质膜具有与第一安装区域相对置的第一区域和与第二安装区域相对置的第二区域。多个电路部件包括搭载于第一安装区域的第一电路部件和搭载于第二安装区域的第二电路部件。电极层具有第一电极组和第二电极组。第一电极组覆盖第一区域的大致整个区域,且包括与第一电路部件电连接的多个第一电极端子。第二电极组覆盖第二区域的大致整个区域,且包括与第二电路部件电连接的多个第二电极端子。(The invention provides a semiconductor module capable of suppressing warpage of a dielectric film caused by density of electrode terminals and improving mounting reliability. A semiconductor module according to an embodiment of the present invention includes a dielectric film, a plurality of circuit components, a sealing layer, and an electrode layer. The dielectric film has a first region facing the first mounting region and a second region facing the second mounting region. The plurality of circuit components include a first circuit component mounted in the first mounting region and a second circuit component mounted in the second mounting region. The electrode layer has a first electrode group and a second electrode group. The first electrode group covers substantially the entire area of the first region, and includes a plurality of first electrode terminals electrically connected to the first circuit member. The second electrode group covers substantially the entire area of the second region, and includes a plurality of second electrode terminals electrically connected to the second circuit member.)
技术领域
本发明涉及在电介质层的一个面配置有电路部件且在另一面配置有电极层的半导体组件。
背景技术
近年来，已知有被称为POL(Power Over Lay)的表面安装集成功率组件(例如参照专利文献1)。典型而言，这种半导体组件具有：聚酰亚胺等的电介质膜、搭载于电介质膜的一个面的功率半导体元件或无源部件等电路部件、配置于上述电介质膜的另一面的电极层、覆盖电路部件的密封层等。
根据上述半导体组件，电路部件经由电介质膜与电极层电连接，因此，能够实现谋求部件的高集成化、配线长度的缩短化、并且确保绝缘耐压且谋求薄型化及小型化的功率半导体组件。另外，电极形状的设计自由度高，可将控制大电流的通电的功率半导体元件中的电极端子形成为任意的形状、大小并提高散热性。
现有技术文献
专利文献
专利文献1：日本特开2014-27272号公报
发明内容
发明所要解决的技术问题
这种半导体组件中，支撑电路部件的支撑基板利用电介质膜构成，因此，存在如下问题：在向外部基板(母板)安装时，由于电极端子的疏密产生电介质膜的翘曲，损坏安装可靠性。
鉴于以上那样的情况，本发明的目的在于，提供能够抑制电极端子的疏密所引起的电介质膜的翘曲而提高安装可靠性的半导体组件。
用于解决技术问题的方案
为了实现上述目的，本发明的一个方式涉及的半导体组件具有：电介质膜、多个电路部件、密封层和电极层。
上述电介质膜具有第一面和第二面。上述第一面具有第一安装区域和第二安装区域。上述第二面具有与上述第一安装区域相对置的第一区域和与上述第二安装区域相对置的第二区域。
上述多个电路部件包括搭载于上述第一安装区域的第一电路部件和搭载于上述第二安装区域的第二电路部件。
上述密封层设置于上述第一面，覆盖上述多个电路部件。
上述电极层具有第一电极组和第二电极组。上述第一电极组覆盖上述第一区域的大致整个区域，并包括与上述第一电路部件电连接的多个第一电极端子。上述第二电极组覆盖上述第二区域的大致整个区域，并包括与上述第二电路部件电连接的多个第二电极端子。
上述半导体组件中，第一电极组和第二电极组分别以覆盖第一区域和第二区域的大致整个区域的方式配置，因此，第二面上的电极层的疏密被平均化。由此，能够抑制电极端子的疏密所引起的电介质膜的翘曲并提高安装可靠性。
上述第二电极组也可以构成为，包括隔着间隙相邻的一对梳形电极端子，并覆盖除上述间隙和上述第二区域的周缘部的空白区域之外的上述第二区域的整个区域。
上述间隙的大小也可以为10μm以上100μm以下，上述空白区域的宽度为50μm以上100μm以下。
上述第一电极组也可以还包括配置于上述多个第一电极端子之间的多个虚设端子。
上述多个虚设端子也可以包括配置于上述多个第一电极端子的周围的环状部。
上述环状部也可以具有跨上述第一区域与上述第二区域的分界部而伸出至上述第二区域的伸出部。
上述多个虚设端子也可以具有填充在形成于上述电介质膜的孔中的金属层。
上述多个虚设端子的至少一部分也可以具有多个开口部。
上述第一区域和上述第二区域也可以以各自相对于上述第二面的占有面积的比例之比成为1：1～2：1的方式构成。
上述第二电路部件也可以包括功率半导体元件，上述第一电路部件包括控制上述功率半导体元件的IC部件。
上述电介质膜也可以由聚酰亚胺构成。
发明效果
如上所述，根据本发明，能够抑制电极端子的疏密所引起的电介质膜的翘曲并提高安装可靠性。
附图说明
图1是本发明的一个实施方式的半导体组件的概略立体图；
图2是上述半导体组件的主要部分的概略剖视图；
图3是表示上述半导体组件的电极端子的配置例的图；
图4是上述半导体组件的主要部分的等效电路图；
图5是表示上述半导体组件的电极层的结构的概略仰视图；
图6是表示图5的结构的变形例的图；
图7是本发明的另一实施方式的半导体组件的概略仰视图；
图8是表示本发明的又一实施方式的半导体组件的概略仰视图。
附图标记说明
10…电介质膜
11…粘接层
20…电路部件
30…电极层
31…第一电极组
32…第二电极组
50…密封层
100、200、300…半导体组件
311、312…第一电极端子
321、322、323…第二电极端子
a1…第一安装区域
a2…第二安装区域
b1…第一区域
b2…第二区域
D…虚设电极
D1…环状部
Dh…开口部
Dz…伸出部
具体实施方式
以下，参照附图说明本发明的实施方式。
＜第一实施方式＞
图1是本发明的一个实施方式的半导体组件100的概略立体图，图2是半导体组件100的主要部分的概略剖视图。各图中，X轴、Y轴和Z轴表示相互正交的3个轴方向，X轴和Y轴相当于半导体组件100的面内方向，Z轴相当于半导体组件100的厚度方向。
半导体组件100具有：电介质膜10、多个电路部件20、电极层30和密封层50。此外，也可以根据组件的形式不同，不设置密封层50。
[电介质膜]
电介质膜10利用规定厚度的电绝缘性树脂材料构成。本实施方式中，电介质膜10由厚度为25μm的聚酰亚胺膜构成。从加工性、绝缘耐压特性、耐化学性等的观点来看，聚酰亚胺是非常有利的。
不限于此，电介质膜10具有挠性，其厚度可根据材料的介电常数和所要求的绝缘耐压的大小等适当设定，例如，在20μm以上50μm以下的范围内适当选择。电介质材料也不限于聚酰亚胺，例如，可采用聚四氟乙烯(PTFE)、聚砜、液晶聚合物等适当的材料。
电介质膜10的形状也没有特别限定，典型性地形成为矩形形状。电介质膜10的大小也没有特别限定，本实施方式中，与Y轴方向平行的长边具有10mm以上20mm以下的长度，与X轴方向平行的短边具有5mm以上15mm以下的长度。
电介质膜10具有第一面10a和与第一面10a为相反侧的第二面10b(参照图2)。第一面10a是用于安装多个电路部件20的安装面，具有第一安装区域a1和第二安装区域a2。在第一安装区域a1和第二安装区域a2上，经由粘接层11搭载多个电路部件20。在第二面10b上配置有经由电介质膜10与多个电路部件20电连接的电极层30。
第一安装区域a1与第二安装区域a2的位置、大小的关系没有特别限定。本实施方式中，第一安装区域a1和第二安装区域a2相当于将电介质膜10的长边方向(Y轴方向)一分为二的各个区域，在此，各自设定成相同或大致相同的大小。
粘接层11利用涂布于第一面10a的液状的粘接剂或膜状的粘接片材构成。粘接层11的种类没有特别限定，可以利用环氧系、丙烯酸系等适当的绝缘性树脂材料构成。粘接层11的厚度没有特别限定，例如，为15μm。此外，在此，在电介质膜10的整个区域形成有粘接层11。粘接层11也可以局部地形成于电介质膜10上，例如，可以局部地形成于电路部件20之下。
[电路部件]
多个电路部件20搭载于电介质膜10的第一面10a上的粘接层11。典型而言，多个电路部件20可举出半导体元件等有源部件。作为半导体元件，可以使用IC部件或分立部件，本实施方式中，包括流通大电流的功率晶体管21和二极管22。半导体元件还包括控制功率晶体管21的控制IC23。电路部件20还包括电容器和电阻等无源部件24。这些电路部件20中规定的电路部件与电极层30电连接。此外，电路部件20(21、22)不限于功率晶体管21与二极管22的组合，也可以如逆变器电路那样，是彼此串联连接的两个功率晶体管。
功率晶体管21包括由Si构成的BiP晶体管、MOSFET、IGBT等、以及由SiC或GaN等构成的晶体管。这些半导体元件使有源面朝向第一面10a而搭载。也可以在功率晶体管21和功率二极管22的非有源面(图中为上表面，对应于芯片的背面)上经由焊料、银膏等接合材料接合散热用的散热器。
多个电路部件20中，作为第一部件的控制IC23和无源部件24搭载于电介质膜10的第一安装区域a1，作为第二部件的功率晶体管21和功率二极管22那样的功率半导体元件搭载于电介质膜10的第二安装区域a2。
[密封层]
密封层50以覆盖多个电路部件20的方式设置于电介质膜10的第一面10a。密封层50具有提高电介质膜10的刚性并且防止包含水分等的外部空气与电路部件20接触的功能。密封层50利用广泛使用的电绝缘性密封材料、典型而言利用环氧系的合成树脂材料构成。此外，如上述，密封层50也可以省略。
[电极层]
电极层30配置于电介质膜10的第二面10b上，典型而言，利用形成于第二面10b上的金属镀层构成。作为金属镀层，典型而言，采用铜镀层。电极层30具有经由电介质膜10与各电路部件20电连接的作为层间连接部的通孔(via)V(参照图2)。
在形成电极层30时，首先，从第二面10b侧向搭载于电介质膜10的第一面10a上的各电路部件20的电极端子照射激光。由此，使电介质膜10和粘接层11穿孔，各电极端子露出至第二面10b侧。接着，通过溅射法，使成为籽晶层的导体层形成于第二面10b之后，通过电解镀敷法形成规定厚度的铜镀层。由此，形成包括通孔V的电极层30。
形成成为籽晶层的导体层不限于溅射法，也可以采用非电解镀敷法。电极层30的厚度(从第二面10b起的厚度)没有特别限定，例如为20μm以上100μm以下。由此，能够确保电极层30的电流特性和生产率。
如上所述，电介质膜10的厚度为25μm，因此，成为与该膜的厚度相同程度至大约两倍的厚度的电极。其与环氧基板等通用的印刷基板是完全不同的厚度关系。在第二安装区域a2，由于安装功率开关元件，所以虽然利用聚酰亚胺片，但由于为大电流、高发热，所以通过增大电极层30的厚度，还能够实现包括驱动和散热在内的功能。
电极层30使用光刻技术而被图案化成规定形状的多个电极部。或者，电极层30也可以经由镀敷抗蚀剂以规定的图案形状的镀敷膜形成(半加成法)。由此，能够形成尺寸精度高的电极图案。
图3是表示构成电极层30的电极端子和配线等的导电图案的一例的半导体组件100的仰视图(电介质膜10背面的图)。如该图所示，电极层30具有配置于第一区域b1的多个第一电极端子311和配置于第二区域b2的多个第二电极端子321、322、323。
第一区域b1是与电介质膜10的第一安装区域a1相对置的第二面10b侧的区域。多个第一电极端子311与搭载于第一安装区域a1的电路部件20(控制IC23，无源部件24)分别电连接。此外，该附图中，表示与控制IC23连接的再配线和与该再配线连接的电极的图案图。
第二区域b2是与电介质膜10的第二安装区域a2相对置的第二面10b侧的区域。第二电极端子321～323与搭载于第二安装区域a2的电路部件20(功率晶体管21，二极管22)分别电连接。多个第二电极端子321～323中，电极端子321、322利用隔着规定的间隙G在X轴方向上相邻的一对梳形电极端子构成，电极端子323形成为配置于电极端子321、322之间的X轴方向上为长边的直线状。此外，该电极端子323根据例如图4的在第二区域b2中构成的连接结构，决定其形状、其端子(电极)的有无。
第一电极端子321连接于功率晶体管21的源极端子(S)和功率二极管22的阳极端子(A)。第二电极端子322连接于功率晶体管21的漏极端子(D)和功率二极管22的阴极端子(K)。第三电极端子323连接于功率晶体管21的栅极端子(G)。图4中表示半导体组件100的主要部分的等效电路图。
此外，图4的电路为一例，在逆变器电路中采用的两个功率晶体管串联连接的电路也可以被视为另一例。在该情况下，符号21、22为功率晶体管。无论是哪种情况，安装该晶体管的第二安装区域是流通大电流且进行高发热的部分。
半导体组件100还具有阻焊层60(参照图2)。阻焊层60设置于电介质膜10的第二面10b，并使电极层30的规定区域开口。阻焊层60也可以利用在形成电极层30时使用的镀敷抗蚀剂层构成。此外，阻焊层60的膜厚为60μm～80μm。
以下，整理各部分的尺寸。此外，以下的值为一例，不限定于这些。
·电介质膜10的厚度20μm～50μm
·电极层30的厚度50μm～100μm
··连接梳齿的共用电极的宽度1.2mm
··梳齿的宽度0.8mm
··另一导电图案的宽度0.3mm(300μm)左右
·密封层50的厚度1mm～2mm(1000μm～2000μm)
·阻焊层的厚度60μm～80μm
在此，如图3所示，多个第一电极端子311稀疏地配置于第一区域b1上的规定部位。与之相对，多个第二电极端子321～323需要流通比第一电极端子311大的电流并且确保散热面积，因此，多个第二电极端子321～323形成得比第一电极端子311宽，另外，以覆盖第二区域b2的大致整个区域(除一对梳形电极端子之间的间隙G和第二区域b2的周缘部的空白区域M之外的第二区域b2的整个区域)的方式密集地配置。其结果，电极层30具有疏密关系地分布于第一区域b1和第二区域b2，因此，在向外部基板(母板)安装时，可能产生电介质膜10的翘曲而损害安装可靠性。这在第一区域b1，没有设置电极端子311的区域、特别是接近角部的部分由于电介质膜10较薄而产生翘曲。电极端子稀疏的第一区域b1和电极端子密集的第二区域b2中，特别容易以这些区域的分界附近为基线产生翘曲。
为了解决该情况，本实施方式的半导体组件100如图5所示，在第一区域b1的第一电极端子311的非形成区域配置虚设电极D(图中以阴影区域表示。以下相同)。虚设电极D与第一电极端子311、第二电极端子321～323和第一安装区域a1上的电路部件20的任意一者均未连接，而在孤立的状态下配置于第一区域b1上。或者，虚设电极D也可以在GND接地。在该情况下，设置于控制IC23的GND端子也可以以分体设置。或如后述，也可以与构成电极层30的其它电极端子一体连接。
虚设电极D与多个第一电极端子311一起构成配置于第一区域b1的第一电极组31。第一电极组31以覆盖第一区域b1的大致整个区域的方式配置。另一方面，第二电极端子321～323构成配置于第二区域b2的第二电极组32。第二电极组32以覆盖第二区域b2的大致整个区域(除一对梳形电极端子之间的间隙G和第二区域b2的周缘部的空白区域M之外的第二区域b2的整个区域)的方式配置。间隙G的大小为例如10μm以上100μm以下，空白区域M的宽度为例如50μm以上100μm以下。第一区域b1和第二区域b2以各自相对于第二面10b的占有面积的比例之比成为例如1：1～2：1的方式构成。
由此，在第一区域b1和第二区域b2中不产生疏密分布地形成电极层30，因此，在向外部基板(母板)安装时能够抑制产生电介质膜10的翘曲。另外，在第一区域b1的角部附近的区域也设置有虚设电极D，因此，也能够防止该区域的翘曲。
本实施方式中，虚设电极D具有配置于多个第一电极端子311的周围的环状部D1和配置于多个第一电极端子311之间的带状部D2。环状部D1沿着第一区域b1的周围形成为矩形环状。带状部D2具有与多个第一电极端子311中规定的电极端子交替配置的梳齿部。由此，能够提高第一电极组31相对于第一区域b1的占有面积。
虚设电极D不限于利用环状部D1和带状部D2的两个块构成的例子，也可以利用一个或3个以上的块构成。构成虚设电极D的各个块的形状也不限于上述例子，可根据第二区域b2上的第二电极组32的排列形式等设定成任意形状。
典型而言，以电极层30在第二面10b上能够将电极密度平均化的方式设计虚设电极D的形状和位置。例如，第一电极组31和第二电极组32以电极相对于第二面10b的占有面积分别相等的方式构成。虚设电极D不限于形状和位置，如图6所示，也可以在面内的适当的位置以适当的数量设置适当形状的减重用的开口部Dh。这种方法中，也可进行电极面积的调整。另外，通过形成开口部Dh，有助于虚设电极散热的表面面积增加，因此，也能够用于散热量的调整。这种结构也可同样应用于构成第二电极组32的第二电极端子321～323。
此外，附图表示的开口部Dh的圆也可以是设置于电介质膜10的孔。如上所述，电极层30通过镀敷进行处理。因此，在镀敷之前，如果在电介质膜10设置该孔，则镀敷处理中，孔的部分也一起形成与电极层30相同的金属层。因此，电极层30成为在孔中填充有金属而成的铆钉刺入膜那样的结构，其剥离强度增加。其结果，膜整体的刚性增加。另外，也可以与电极层30一体地将电极材料埋入孔，还可以将具有与虚设电极D同样功能的电极图案设置于第一面10a侧，并以将电极层30和上述电极图案之间连接的方式，设置与电极层30和上述电极图案一体设置的通孔金属。
虚设电极D与第一电极端子311、第二电极端子321～323同时形成。典型而言，虚设电极D以与第一电极端子311、第二电极端子321～323相同的厚度形成。由此，不需要用于形成虚设电极D的额外的工艺，就能够形成电极层30。典型而言，在形成电极层30后，虚设电极D被阻焊层60覆盖。
如上所述，本实施方式的半导体组件100中，第一电极组31和第二电极组32分别以覆盖第一区域b1和第二区域b2的大致整个区域的方式配置，因此，第二面10b上的电极层30的疏密被平均化。由此，能够抑制电极端子311、321～323的疏密所引起的电介质膜10的翘曲，并提高半导体组件100的安装可靠性。
＜第二实施方式＞
图7是本发明的第二实施方式的半导体组件200的电极层侧的仰视图。以下，主要说明与第一实施方式不同的结构，对与第一实施方式同样的结构标注同样的符号，并省略或简化其说明。
本实施方式的半导体组件200中，作为虚设电极D，环状部D1具有跨第二面10b上的第一区域b1与第二区域b2的分界部而伸出至第二区域b2的伸出部Dz。由此，能够防止以第一区域b1与第二区域b2的分界部为起点的电介质膜10的弯曲。
伸出部Dz的伸出长度只要是能够防止以第一区域b1与第二区域b2的分界部为起点的电介质膜10的弯曲的大小，则没有特别限定。在该情况下，如图7所示，也可以在第二电极端子322的对置区域设置用于避免与伸出部Dz的干涉的凹部322z。
此外，通过在伸出部Dz设置开口部Dh，或在电介质膜10设置孔，并与电极层30一体地将电极材料埋入孔，而从电介质膜10的剥离强度增强。另外，具有与该虚设电极D同样功能的电极图案也可以设置于第一面10a侧，并以将其之间连接的方式，设置与两电极一体设置的通孔金属。
根据本实施方式，在第一区域b1与第二区域b2的分界，彼此的电极层交替进入，因此，能够抑制在该分界的翘曲的产生。而且，如上所述，如果在电介质膜10设置孔，并与电极层一体埋入金属，则其密合度增加，与电极的厚度相配合，能够进一步抑制翘曲的产生。
＜第三实施方式＞
图8是本发明的第三实施方式的半导体组件300的电极层侧的仰视图。以下，主要说明与第一实施方式不同的结构，对与第一实施方式同样的结构标注同样的符号，并省略或简化其说明。
本实施方式的半导体组件300在配置于第一区域b1的第一电极组31不具有虚设电极，而利用多个第一电极端子312构成的方面与第一实施方式不同。各第一电极端子312构成为具有比第一实施方式的第一电极端子311扩大的面积，利用这些多个第一电极端子312覆盖第一区域b1的大致整个区域。本实施方式中，也能够得到与第一实施方式同样的作用效果。
此外，关于图8，也可以如图7那样设置伸出部Dz。另外，优选在该伸出部设置在膜10设置的孔，也可以将与电极层30一体的金属设置于孔。
在电极端子312、321、322等，不与电路部件的电极重叠的孔没有贯通粘接层而仅形成于膜。在镀敷时，粘接层成为孔的保护膜，能够防止镀敷向第一面10a侧漏出。该情况对于图6的虚设电极D也一样。
另外，如果在膜设置孔，在填埋孔的同时在两个面上通过镀敷覆盖电极层，则可以简单地填埋孔。
此外，关于以上的第一～第三实施方式(图5～图8)，在三个方面进行整理。
第一，相对于电介质膜的薄厚为二倍～五倍的厚度的电极层，还包括虚设图案在内设置于膜整体，因此，该电极的刚性、平坦性成为主导性的，作为半导体组件的翘曲被减轻。另外，在该虚设图案还处于正面侧(第一面侧)将膜夹住时，能够进一步抑制翘曲。
第二，涉及电极或配线之间的隙缝(间隙)。该隙缝的间隔根据图案间的电压和加工精度设定。因此，并不是什么样的间隔都可以。即，图5中，虚设图案(D)与导电图案(311)之间是例如根据耐电压特性、加工精度等设定的通常所需的间隔，实际上不会比其更宽。通常为10μm～100μm左右。
另外，电介质膜10的周围，特别是虚设图案的环状部D1与膜周围的空间(空白区域M)，还考虑到切割的精度，通常为50～100μm左右。正好作为空间隔开电极层的厚度程度。
第三，是第一电极组和第二电极组相对于电介质膜的表面的比例。首先，第一区域b1和第二区域b2根据晶体管的功率大小会有变动，各自相对于第二面的占有面积的比例之比通常为1：1～2：1。而且，相对于该比，第一电极组31和第二电极组32设置于除隙缝(间隙G)和空白(空白区域M)之外的第二区域b2的整个区域。
以上，对本发明的实施方式进行了说明，但本发明不仅仅限定于上述的实施方式，当然可施加各种变更。