阅读说明：本技术 一种多输入多输出的多格式数字视频处理实验平台 (Multi-input multi-output multi-format digital video processing experiment platform ) 是由 王娜 蔡鸥 刘一清 于 2019-10-24 设计创作，主要内容包括：本发明公开了一种多输入多输出的多格式数字视频处理实验平台,它包括电源模块、时钟模块、视频输入接口模块、视频并行处理模块、视频数据高速缓存模块、视频微处理器模块、程序执行缓存兼视频数据高速缓存模块与视频输出接口模块。本发明为研究数字视频处理技术提供了一个集视频采集、接收、处理与显示等多方面功能于一体的实验平台,适合进行多种技术算法的前期开发与验证。(The invention discloses a multi-input multi-output multi-format digital video processing experimental platform which comprises a power supply module, a clock module, a video input interface module, a video parallel processing module, a video data cache module, a video microprocessor module, a program execution cache and video data cache module and a video output interface module. The invention provides an experimental platform integrating the functions of video acquisition, receiving, processing, display and the like for researching the digital video processing technology, and is suitable for early development and verification of various technical algorithms.)

一种多输入多输出的多格式数字视频处理实验平台

技术领域

本发明涉及视频技术领域的视频采集、视频接收、视频处理以及视频显示技术，具体涉及多路HDMI输入接口与DVP摄像头输入接口的实时视频处理与算法开发验证，以及多路HDMI输出接口的实时视频显示，尤其是一种多输入多输出的多格式数字视频处理实验平台。

背景技术

随着信息技术的进步和生活水平的提高，数字视频的应用变得越来越普及，因此不断发展面向不同格式视频的通用数字化处理技术变得十分必要。

现有技术，常见的可进行数字视频处理的核心方式有CPU、GPU、DSP等。由于数字视频数据量大的特点，采用CPU对其进行处理时，处理效率不高，且容易过度消耗CPU；采用GPU这样专业的图形处理器虽能保障数字视频的显示效果，但往往成本过高不适合用于前期的开发验证；采用DSP作为核心处理器时，可通过高级语言进行编程，软件实现灵活，但同时研发周期长，且DSP的采样速率低，在面对高分辨率数字视频时显得力不从心。

由此可见，设计一个同时满足视频实时处理能力与视频处理算法开发能力且兼容不同格式数字视频处理的实验平台具有相当大的现实意义与价值。

发明内容

本发明的目的是针对现有技术的不足而提供的一种多输入多输出的多格式数字视频处理实验平台。本发明针对HDMI输入与DVP摄像头采集输入的多种格式的数字视频，利用并行处理模块搭建高速视频流通路，结合微处理器模块开发上层视频处理算法，为数字视频处理技术的前期开发验证提供了一个高效便捷的平台。

实现本发明目的的具体技术方案是：

一种多输入多输出的多格式数字视频处理实验平台，其特点包括电源模块、时钟模块、视频输入接口模块、视频并行处理模块、视频数据高速缓存模块、视频微处理器模块、程序执行缓存兼视频数据高速缓存模块及视频输出接口模块；

所述电源模块分别与时钟模块、视频输入接口模块、视频并行处理模块、视频数据高速缓存模块、视频微处理器模块、程序执行缓存兼视频数据高速缓存模块及视频输出接口模块连接；电源模块用于为所述各个模块供电。

所述时钟模块分别与电源模块、视频输入接口模块、视频并行处理模块、视频数据高速缓存模块、视频微处理器模块、程序执行缓存兼视频数据高速缓存模块及视频输出接口模块连接；时钟模块用于为所述各个模块提供参考时钟。

所述视频输入接口模块与视频并行处理模块连接；其作用为接收来自HDMI接口或DVP摄像头接口输入的不同格式的视频并将信号转换为视频并行处理模块所需的格式。

所述视频并行处理模块分别与视频数据高速缓存模块、视频微处理器模块及视频输出接口模块连接；其作用为针对不同格式的数字视频流，连接视频输入接口模块与视频输出接口模块，搭建高速高效的并行处理视频流通路，同时控制视频数据高速缓存模块的读写过程，完成视频输入输出的速率平衡，同时，作为视频并行处理模块的高速缓存，为视频读写提供存储操作空间。

所述视频微处理器模块与程序执行缓存兼视频数据高速缓存模块连接；

其作用为在视频并行处理模块的加速基础上，开发上层视频处理算法并进行验证；

同时，作为视频微处理器模块的程序执行缓存以及执行上层算法时为视频流的大量数据提供高速缓存空间，以平衡速率。

所述视频输出接口模块，其作用为将来自视频并行处理模块的不同格式的数字视频流经过信号转换后，通过多路HDMI输出接口进行实时输出显示。

本发明针对HDMI输入与DVP摄像头采集输入的多种格式的数字视频，利用并行处理模块搭建高速视频流通路，结合微处理器模块开发上层视频处理算法，为数字视频处理技术的前期开发验证提供了一个高效便捷的平台。

本发明的优点如下：

所述视频输入接口模块包括多路独立的HDMI视频输入接口和DVP摄像头视频输入接口，其中任意一路HDMI视频输入接口均包含HDMI座子与视频接收芯片，HDMI座子与视频接收芯片互连接接；所述视频输入接口模块支持多路多分辨率格式的HDMI视频与DVP接口摄像头视频的输入。

所述视频输出接口模块包括多路独立的HDMI视频输出接口，其中任意一路HDMI视频输出接口均包含HDMI座子与视频转发芯片，HDMI座子与视频转发芯片互连接接；所述视频输出接口模块支持多路多分辨率格式的视频输出。

所述视频并行处理模块采用FPGA可编程逻辑阵列作为核心处理器，所述视频微处理器模块采用ARM内核作为核心处理器，平台结合了FPGA并行处理的高效性与ARM上层开发的便捷性。

所述视频数据高速缓存模块与程序执行缓存兼视频数据高速缓存模块均包含DDR3高速存储芯片，分别服务于视频并行处理模块与视频微处理器模块。

本发明的有益效果是：

本发明设计完全自主，不借助任何成品模块。采用FPGA+ARM的架构，结合FPGA并行高效的特点与ARM嵌入式处理的优势，使数字视频处理既能满足实时性要求，同时便于开发人员利用高级语言进行算法开发。另外，FPGA具有的可重构性，使得视频处理的底层硬件模块可以非常便捷地实现自定义与重定义。平台为视频并行处理模块与视频微处理器模块均配备了DDR3高速缓存，提高了视频数据缓存的容量，方便FPGA与ARM高效独立地完成底层与上层的视频处理与算法开发。平台结合了FPGA并行处理的高效性与ARM上层开发的便捷性。平台具有多路HDMI输入接口与DVP摄像头输入接口以及多路HDMI输出接口，兼容多格式视频输入，在视频采集、接收、处理、显示领域具有一定的先进性。

附图说明

图1为本发明结构框图；

图2为本发明工作流程框图；

图3为本发明多格式输入的视频输入接口模块图；

图4为本发明多格式输出的视频输出接口模块图。

具体实施方式

参阅图1，本发明包括电源模块1、时钟模块2、视频输入接口模块3、视频并行处理模块4、视频数据高速缓存模块5、视频微处理器模块6、程序执行缓存兼视频数据高速缓存模块7及视频输出接口模块8；

所述电源模块1分别与时钟模块2、视频输入接口模块3、视频并行处理模块4、视频数据高速缓存模块5、视频微处理器模块6、程序执行缓存兼视频数据高速缓存模块7及视频输出接口模块8连接；

所述时钟模块2分别与视频输入接口模块3、视频并行处理模块4、视频数据高速缓存模块5、视频微处理器模块6、程序执行缓存兼视频数据高速缓存模块7及视频输出接口模块8连接；

所述视频输入接口模块3与视频并行处理模块4连接；

所述视频并行处理模块4分别与视频数据高速缓存模块5、视频微处理器模块6及视频输出接口模块8连接；

所述视频微处理器模块6与程序执行缓存兼视频数据高速缓存模块7连接。

所述视频输入接口模块3由多路相互独立的HDMI视频输入接口31及多路DVP摄像头视频输入接口32构成，其中任意一路HDMI视频输入接口31均包含HDMI座子311及视频接收芯片312，且HDMI座子311与视频接收芯片312互连接接，且视频输入接口模块3支持多路多分辨率格式的HDMI视频与DVP接口摄像头视频的输入。

所述视频输出接口模块8设有多路独立的HDMI视频输出接口81，其中任意一路HDMI视频输出接口81均包含HDMI座子811及视频转发芯片812，确切HDMI座子811与视频转发芯片812互连接接，且视频输出接口模块8支持多路多分辨率格式的视频输出。

所述视频并行处理模块4采用FPGA可编程逻辑阵列作为核心处理器，所述视频微处理器模块6采用ARM内核作为核心处理器。

所述视频数据高速缓存模块5及程序执行缓存兼视频数据高速缓存模块7均包含DDR3高速存储芯片，其中，视频数据高速缓存模块5服务于视频并行处理模块4，程序执行缓存兼视频数据高速缓存模块7服务于视频微处理器模块6。

实施例

本发明是这样工作的：

参阅图1，本发明的电源模块1与时钟模块2、视频输入接口模块3、视频并行处理模块4、视频数据高速缓存模块5、视频微处理器模块6、程序执行缓存兼视频数据高速缓存模块7及视频输出接口模块8连接，电源模块1向所述各个模块提供电源。

参阅图1，本发明的时钟模块2与电源模块1、视频输入接口模块3、视频并行处理模块4、视频数据高速缓存模块5、视频微处理器模块6、程序执行缓存兼视频数据高速缓存模块7及视频输出接口模块8连接，时钟模块2向所述模各个块提供参考时钟。

参阅图1，本发明的视频输入接口模块3与视频并行处理模块4连接，由视频输入接口模块3接收来自HDMI接口或DVP摄像头接口输入的不同格式的视频，并将信号转换为视频并行处理模块4所需要的格式。

参阅图1，本发明的视频并行处理模块4与电视频输入接口模块3、视频数据高速缓存模块5及视频输出接口模块8连接，其作用为针对不同格式的数字视频流，连接视频输入接口模块与视频输出接口模块，搭建高速高效的并行处理视频流通路，同时控制视频数据高速缓存模块的读写过程，完成视频输入输出的速率平衡；

参阅图1，本发明的视频数据高速缓存模块5与视频并行处理模块4的连接，用于视频并行处理模块的高速缓存，为视频读写提供存储操作空间。

参阅图1，所述视频微处理器模块6与程序执行缓存兼视频数据高速缓存模块7连接，其作用为在视频并行处理模块的加速基础上，开发上层视频处理算法并进行验证，同时作为视频微处理器模块的程序执行缓存以及执行上层算法时为视频流的大量数据提供高速缓存空间，以平衡速率。

参阅图1，所述视频输出接口模块8与视频并行处理模块4连接，其作用为将来自视频并行处理模块的不同格式的数字视频流经过信号转换后，通过多路HDMI输出接口进行实时输出显示。

参阅图2，本发明工作流程如下：

上电后，经初始化完成，即电源模块1向各个模块进行供电，时钟模块2向各个模块提供准确参考时钟后，视频输入接口模块3、视频并行处理模块4、视频数据高速缓存模块5、视频微处理器模块6、程序执行缓存兼视频数据高速缓存模块7与视频输出接口模块8开始正常工作。

当任意HDMI接口的视频源或DVP接口的摄像头与本实验平台连接，并开始传送视频数据时，视频输入接口模块3将接收到的视频信号进行格式转换后，传送至视频并行处理模块4；

视频并行处理模块4针对不同格式的视频数据，与视频数据高速缓存模块5协同工作，对视频数据进行了超低延时的高效处理，包括简单的插值处理、GAMMA校正以及亮度对比度调节等过程后，将视频数据交付给视频微处理器模块6；

视频微处理器模块6接收到来自底层视频并行处理模块4交付的视频数据后，与程序执行缓存兼视频数据高速缓存模块7协同工作，对视频数据进行上层的算法开发与处理，包括二值化处理等各种遍历操作，在高级语言的基础上进行软件开发与验证后，将视频数据传回视频并行处理模块4搭建的底层视频流通路内；

视频并行处理模块4将经过了上层算法处理后的视频数据，送至视频输出接口模块8进行最终的输出显示，完成一整套完整的视频通路搭建。

参阅图3，本发明多格式输入的视频输入：视频输入接口模块3包括多路相互独立的HDMI视频输入接口31和DVP摄像头视频输入接口32，其中任意一路HDMI视频输入接口31均包含HDMI座子311与视频接收芯片312，HDMI座子311与视频接收芯片312互连接接；所述视频输入接口模块3支持多路多分辨率格式的HDMI视频与DVP接口摄像头视频的输入。

参阅图4，本发明多格式输出的视频输出：视频输出接口模块8包括多路独立的HDMI视频输出接口81，其中任意一路HDMI视频输出接口81均包含HDMI座子811与视频转发芯片812，HDMI座子811与视频转发芯片812互连接接；所述视频输出接口模块8支持多路多分辨率格式的视频输出。