阅读说明：本技术 半导体装置及制造方法 (Semiconductor device and method of manufacturing the same ) 是由 朱宏斌 陆振宇 戈登·哈勒 孙洁 兰迪·J·科瓦尔 约翰·霍普金斯 于 2017-10-17 设计创作，主要内容包括：一些实施例包含一种半导体装置,其具有堆叠结构,所述堆叠结构包含包括多晶硅的源极、在所述源极上的氧化物的蚀刻停止层、在所述蚀刻停止层上的选择栅极源极、在所述选择栅极源极上方的电荷存储结构,及在所述电荷存储结构上方的选择栅极漏极。所述半导体装置可进一步包含竖直地延伸到所述堆叠结构中到邻近所述源极的阶层的开口。包括多晶硅的沟道可形成在所述开口的侧表面及底表面上。所述沟道可在所述开口的下部分处接触所述源极,且所述沟道与所述电荷存储结构可被穿隧氧化物横向地分离。邻近所述选择栅极源极的所述沟道的宽度大于邻近所述选择栅极漏极的所述沟道的宽度。(Some embodiments include a semiconductor device having a stacked structure including a source comprising polysilicon, an etch stop layer comprising an oxide on the source, a select gate source on the etch stop layer, a charge storage structure over the select gate source, and a select gate drain over the charge storage structure. The semiconductor device may further include an opening extending vertically into the stacked structure to a level adjacent the source. A channel comprising polysilicon may be formed on side and bottom surfaces of the opening. The channel may contact the source at a lower portion of the opening, and the channel and the charge storage structure may be laterally separated by a tunnel oxide. The width of the channel adjacent the select gate source is greater than the width of the channel adjacent the select gate drain.)

半导体装置及制造方法

优先权申请案

本申请案主张2016年10月18日申请的美国申请案序列号15/296,858的优先权益，所述美国申请案的全文以引用的方式并入本文中。

背景技术

随着半导体产业的发展，已广泛地探索了三维(3D)半导体装置。但是，包含堆叠式层级(例如，层)及延伸到堆叠式层级中的竖直沟道的3D半导体装置的结构，以及制造此类3D半导体装置的技术，可能会呈现出一些实施挑战。

具体实施方式

在实施例的以下具体实施方式中，参考附图，所述附图形成实施例的部分，且在附图中通过绘示而展示特定说明性实施例，其中可实践本发明的一些实施例。

近来，3D半导体装置(例如，3D NAND存储器装置)由于严重的缩放挑战而已经开始使用。但是，包含堆叠式层级及延伸到堆叠式层级中的沟道的3D半导体装置施加了结构及制造挑战。例如，在3D半导体装置中，界面可存在于延伸到堆叠式层级中的沟道内部。

如在此文献中所使用的术语“水平”被定义为平行于衬底的常规平面或表面的平面，所述衬底是例如晶片或裸片下面的衬底，而不论所述衬底在任何时间点的实际定向如何。术语“竖直”是指垂直于如上文所定义的水平的方向。相对于衬底的顶部或暴露表面上的常规平面或表面定义例如“上”、“上方”及“下方”的介词，而不论所述衬底的定向如何；而“上”希望表明一种结构相对于其在“上”的另一种结构的直接接触(在没有明确相反指示的情况下)；术语“上方”及“下方”明确地希望识别结构(或层、特征等)的相对放置，其明确地包含——但不限于——经识别的结构间的直接接触，除非有如此明确识别。类似地，术语“上方”及“下方”不限于水平定向，这是因为如果结构在某个时间点是所论述的构造的最外部分，那么所述结构可在参考结构“上方”，即使此类结构相对于参考结构而竖直地延伸，而不是在水平定向上延伸。

术语“晶片”及“衬底”在本文中用于通常是指其上形成有集成电路的任何结构，且也是指在集成电路制造的各种阶段期间的此类结构。因此，以下具体实施方式不应被认为是限制性的，且各种实施例的范围仅由随附权利要求书连同此类权利要求书所授权的等效物的完全范围界定。

NAND阵列架构可存储器阵列(例如，存储器单元)，其经配置使得所述阵列的存储器以逻辑行耦合到存取线(通常被称为字线)。所述阵列的一些存储器一起串联地耦合在源极线与数据线(通常被称为位线)之间。

在本文中所描述的一些实施例中，可在3D半导体装置中的多晶硅源极上施加氧化物(例如，氧化铝)的蚀刻停止层。

在本文中所描述的其它实施例中，可在3D半导体装置中的硅化钨(在下文中为“WSiX”)源极上施加包含氮化物的第一蚀刻停止层及氧化物(例如，氧化铝)的第二蚀刻停止层的蚀刻停止结构。

因此，可在3D半导体装置中实现单体沟道，其中减少了所述沟道内部的界面、穿孔及回填物，使得可获得相对独立的栅极控制。

在本文中所描述的一些实施例中，可将不同掺杂配置施加到选择栅极源极(SGS)、控制栅极(CG)及选择栅极漏极(SGD)，在此实例中，SGS、CG及SGD中的每一者可由多晶硅形成或至少包含多晶硅；结果使得这些层级(例如，包含多晶硅)可在暴露到蚀刻溶液时具有不同蚀刻速率。例如，在3D半导体装置中形成单体柱的过程中，SGS及CG可形成凹部，而SGD可保持较少凹入或甚至不凹入。因此，这些掺杂配置可通过使用蚀刻溶液(例如，四甲基氢氧化铵(TMCH))而能够选择性地蚀刻到3D半导体装置中的不同层级(例如，SGS、CG及SGD)中。

图1A到1N是绘示根据本申请案的实施例的制造3D半导体装置的实例方法的横截面图，其中每一图绘示了形成所述装置的代表性阶段。

首先参考图1A，形成堆叠结构100。在一些实施例中，堆叠结构100可包含多晶硅源极101、在源极101上的氧化物的蚀刻停止层102、在蚀刻停止层102上的多晶硅SGS 103、在SGS 103上的第一隔离氧化物104、在第一隔离氧化物104上的CG 105(例如，包含多晶硅)、在CG 105上的第二隔离氧化物106，及在第二隔离氧化物106上的聚SGD 107。

在一些实施例中，堆叠100可进一步包含在SGD 107上的氮化物罩盖108。在一些实施例中，堆叠100可进一步包含在氮化物罩盖108上的(例如，碳的)硬掩模109。

参考图1B，通过蚀刻而形成开口110以竖直地延伸到堆叠100中以暴露源极101。

参考图1C，通过使用蚀刻溶液(例如，TMCH)而横向地蚀刻开口110。因此，第一横向凹部112经形成到SGS 103中，且第二横向凹部114经形成到CG 105中。在一些实施例中，第一凹部112经形成到SGS 103及蚀刻停止层102两者中。如将参考图3更详细地所阐释，SGS103、CG 105及SGD 107的掺杂配置不同，且因此可导致选择性蚀刻相对于原始开口110的尺寸以不同横向凹入深度到达不同层级(例如，SGS 103、CG 105及SGD 107)中。在一些实施例中，到达SGS 103中的第一凹部112的第一横向深度小于到达CG 105中的第二凹部114的第二横向深度，而SGD 107保持最少凹入，或甚至保持不凹入。显而易见，一旦执行横向蚀刻，这些凹部的横向深度就改变经蚀刻层级处的开口的宽度。因此，邻近SGS 103的开口110的宽度大于邻近SGD 107的开口110的宽度。

参考图1D，将电介质116沉积在开口110的底表面及侧表面上(以及第一凹部112及第二凹部114的表面上)，且可将电介质116视为多晶硅间电介质(IPD)结构116。IPD 116可经形成为“ONO”结构，其包含第一氧化物116A、氮化物116B及第二氧化物116C，其中氮化物116B在第一氧化物116A与第二氧化物116C之间。

参考图1E，在第二凹部114中形成电荷存储结构。在所描绘的实例中，电荷存储结构包含浮动栅极(FG)120，其包含形成在第二凹部114中的多晶硅。在附图中未展示的一些实施例中，首先用多晶硅填充开口110(以及第一凹部112及第二凹部114)。接着，从开口110及第一凹部112移除多晶硅，而多晶硅保持在第二凹部114中。CG 105的剩余部分可用作控制栅极。因此，FG 120形成在第二凹部114内，且FG 120与CG 105被IPO 116水平地分离。

参考图1F，在面向开口110的FG 120的侧表面上形成栅极氧化物122以用作穿隧氧化物。

在一些实施例中，从开口110的侧表面及底表面移除IPD 116的一些部分。在一些实施例中，从开口110的侧移除IPD 116的大部分(例如，氮化物116B及第二氧化物116C)，而从开口110的底表面移除IPD 116的小部分(例如，第二氧化物116C)。因此，IPD 116的第一氧化物116A可保持在开口110的侧表面上，且IPD 116的第一氧化物116A及氮化物116B可保持在开口110的底表面上。

参考图1G，在开口110的底表面及侧表面上形成多晶硅内衬130A。在一些实施例中，可将多晶硅内衬130A沉积在开口110的底表面及侧表面上。

参考图1H，通过向下蚀刻而移除(例如，冲压掉)开口110的底表面上的多晶硅及IPD 116的内衬130A以暴露源极101，而开口110的侧表面上的多晶硅内衬103A保留。在向下蚀刻过程期间，开口110的底表面上的IPD 116可用作对源极101的保护物(例如，蚀刻停止层)。

参考图1I，通过向下沉积而在源极101的顶表面上形成多晶硅沉积物130B。因此，多晶硅沉积物130B与沉积在开口110的侧表面上的多晶硅内衬130A接触。因此形成了集成沟道130(包含内衬103A及沉积物130B两者)以与源极101、SGS 103、FG 120及SGD 107一起工作。

在一些实施例中，沟道130在开口110的下部分处接触源极101，且沟道130与SGS103、FG 120及SGD 107被氧化物横向地分离。

参考图1J，在一些实施例中，用氧化物填料140填充开口110。

参考图1K，在一些实施例中，从开口110的上部分移除氧化物填料140以形成浅凹部110A，浅凹部110A从开口110的顶部延伸到邻近SGD 107的阶层。参考图1L，可将多晶硅填料150填充到浅凹部110A中(形成在开口110的上部分中)以形成多晶硅插头150。

参考图1M，在其它实施例中，从开口110的上部分移除氧化物填料140以形成深凹部110B，深凹部110B从开口110的顶部延伸到邻近FG 120的阶层。参考图1N，可将多晶硅填料150填充到深凹部110B中(形成在开口110的上部分中)以形成多晶硅插头150。

因此，如上文所绘示，半导体装置100可具有集成沟道130，所述沟道内部没有界面。制造此类半导体装置的此工艺可提供对栅极的相对独立的控制。

图2A到2H是绘示根据本申请案的另一实施例的制造3D半导体装置的实例方法的横截面图，其中每一图绘示了形成所述装置的代表性阶段。

首先参考图2A，形成堆叠结构200。在一些实施例中，堆叠结构200可包含WSiX源极201、在源极201上的氮化物的第一蚀刻停止层202A、在第一蚀刻停止层202A上的氧化物的第二蚀刻停止层202B、在第二蚀刻停止层202B上的多晶硅SGS 203、在SGS 203上的第一隔离氧化物204、在第一隔离氧化物204上的多晶硅CG 205、在CG 205上的第二隔离氧化物206，及在第二隔离氧化物206上的多晶硅SGD 207。

在一些实施例中，堆叠200可进一步包含在SGD 207上的氮化物罩盖208。在一些实施例中，堆叠100可进一步包含在氮化物罩盖208上的(例如，碳的)硬掩模209。

参考图2B，通过蚀刻而形成开口210以竖直地延伸到堆叠200中到邻近第一蚀刻停止层202A的阶层以暴露第一蚀刻停止层202A。

参考图2C，通过使用蚀刻溶液(例如，TMCH)而横向地蚀刻开口210，使得将第一凹部212形成到SGS 203中且将第二凹部214形成到CG 205中。在一些实施例中，到达SGS 203中的第一凹部212的第一横向深度小于到达CG 205中的第二凹部214的第二横向深度，而SGD 207保持最少凹入，或甚至不凹入。因此，邻近SGS 203的开口210的宽度大于邻近SGD207的开口210的宽度。

参考图2D，将多晶硅间电介质(IPD)216沉积在开口210的底表面及侧表面上(以及第一凹部212及第二凹部214的表面上)。IPD 216可包含第一氧化物216A、氮化物216B及第二氧化物216C。氮化物216B在第一氧化物216A与第二氧化物216C之间。

参考图2E，在第二凹部214中形成多晶硅FG 220。在附图中未展示的一些实施例中，首先用多晶硅材料填充开口210(以及第一凹部212及第二凹部214)。接着，通过蚀刻而从开口210及第一凹部212移除多晶硅材料，而多晶硅材料保持在第二凹部214中。第一蚀刻停止层202A可用作蚀刻停止层以在蚀刻过程期间保护WSiX源极201。CG 205的剩余部分可用作控制栅极。因此，FG 220形成在第二凹部214内，且FG 220与CG 205被IPO 216水平地分离。

参考图2F，在面向开口210的FG 220的侧表面上形成栅极氧化物222。栅极氧化物222可用作穿隧氧化物。

参考图2G，将多晶硅内衬230沉积在开口210的底表面及侧表面上以用作集成沟道。

参考图2H，在一些实施例中，用氧化物填料240填充开口210。

类似于如图1L及1N中所展示的半导体装置100的实施例，可在开口210的上部分中形成多晶硅插头。在一些实施例中，多晶硅插头可从开口210的顶表面延伸到邻近SGD 207的浅阶层。在其它实施例中，多晶硅插头可从开口210的顶表面延伸到邻近FG 220的深阶层。

因此，如上文所绘示，半导体装置200可具有集成沟道230，所述沟道内部没有界面。

图3是绘示根据本申请案的实施例的制造3D半导体装置的方法的流程图。

在一些实施例中，在制造半导体装置的过程期间，可在多晶硅SGS、CG及SGD的堆叠内采用不同材料配置(例如掺杂差异)等等，以通过使用蚀刻溶液(例如，TMAH)而获得用于层级的不同蚀刻速率。因此，可在半导体装置中产生单体柱，其中多晶硅SGS及CG分别形成凹部，而多晶硅SGD被防止经蚀刻，且因此很少凹入，或甚至不凹入。

参考图3，在302处，掺杂包含多晶硅SGS(例如，103)、CG(例如，105)及SGD(例如，107)的堆叠(例如，100)，其中用第一掺杂配置掺杂SGS，用第二掺杂配置掺杂CG，且用第三掺杂配置掺杂SGD。

在304处，通过蚀刻而形成开口(例如，110)以竖直地延伸到堆叠中。

在306处，横向地蚀刻开口以将第一凹部(例如，112)形成到SGS中、将第二凹部(例如，114)形成到CG中且将第三凹部(未展示)形成到SGD中。在一些实施例中，TMAH可用于横向地蚀刻开口以将凹部形成到SGS、CG及SGD中。

因此，在横向蚀刻过程后，蚀刻到SGS中的第一凹部相对于开口(110)的原始尺寸的第一深度小于蚀刻到CG中的第二凹部的第二深度，而蚀刻到SGD中的第三凹部的第三深度远小于蚀刻到SGS中的第一凹部的第一深度。在一些实施例中，在横向蚀刻过程后，SGD可保持不凹入。

在一些实施例中，在302处，在SGS的沉积期间以约1×2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGS(例如，103)，在CG的等离子体增强化学气相沉积(PECVD)期间以约1E21cm^-3的掺杂浓度用磷掺杂多晶硅CG(例如，105)，且在扩散熔炉中以约1E21cm^-3的掺杂浓度用硼掺杂多晶硅SGD(例如，107)。

在一些实施例中，在302处，在SGS的沉积期间以约1×2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGS，在CG的PECVD期间以约1E21cm^-3的掺杂浓度用磷掺杂多晶硅CG，且在扩散熔炉中以约2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGD。

在一些实施例中，在302处，在SGS的沉积期间以约1×2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGS，在CG的PECVD期间以约1E21cm^-3的掺杂浓度用磷掺杂多晶硅CG，且以约1E16cm^-3的掺杂浓度用碳掺杂多晶硅SGD。

在一些实施例中，在302处，在SGS的沉积期间以约1×2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGS，在CG的等离子体增强化学气相沉积(PECVD)期间以约1E21cm^-3的掺杂浓度用磷掺杂多晶硅CG，且在SGD的PECVD期间以约2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGD。

在一些实施例中，在302处，在SGS的沉积期间以约1×2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGS，在CG的PECVD期间以约1E21cm^-3的掺杂浓度用磷掺杂多晶硅CG，且用约1％到约10％的N₂掺杂多晶硅SGD。

在一些实施例中，在302处，在SGS的沉积期间以约1×2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGS，在CG的PECVD期间以约1E21cm^-3的掺杂浓度用磷掺杂多晶硅CG，且在扩散熔炉中以约2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGD。

在一些实施例中，在302处，在SGS的沉积期间以约1×2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGS，在CG的PECVD期间以约1E21cm^-3的掺杂浓度用磷掺杂多晶硅CG，且用NH₃掺杂多晶硅SGD。

在一些实施例中，在302处，在SGS的沉积期间以约1×2E20cm^-3的掺杂浓度用硼掺杂多晶硅SGS，在CG的等离子体增强化学气相沉积(PECVD)期间以约1E21cm^-3的掺杂浓度用磷掺杂多晶硅CG，且使用离子束植入以约2E20cm^-3的掺杂浓度用锗掺杂多晶硅SGD。

图4A到4H是绘示根据本申请案的另一实施例的制造3D半导体装置的实例方法的横截面图，其中每一图绘示了形成所述装置的代表性阶段。

首先参考图4A，形成堆叠结构400。在一些实施例中，堆叠结构400可包含多晶硅源极401、在源极401上的氧化物的蚀刻停止层402、在蚀刻停止层402上的多晶硅SGS 403、包含至少一个FG 420的层级堆叠406，及在层级堆叠406上的多晶硅层级407。在一些实施例中，开口450可竖直地延伸到堆叠400中以暴露源极401。在一些实施例中，开口450可包含多晶硅内衬430。在一些实施例中，可用多晶硅填充开口450。

参考图4B，在一些实施例中，堆叠400可进一步包含在多晶硅层级407上的氮化物罩盖408。

参考图4C，在一些实施例中，可通过向下蚀刻氮化物罩盖408而形成间隔件408A以暴露多晶硅层级407。

参考图4D，在一些实施例中，可在开口450、间隔件408A及多晶硅层级407的表面上方形成保护层460。在一些实施例中，保护层460可包含多层抗蚀剂(MLR)材料。

参考图4E，在一些实施例中，可通过MLR的保护层460的保护而使开口450及间隔件408A的顶表面平坦化。

参考图4F，在一些实施例中，可在开口450及间隔件408A的平坦化顶表面上形成掩模470。

参考图4G，在一些实施例中，在开口450及间隔件408A的平坦化顶表面上具有掩模470的情况下，可通过向下蚀刻而选择性地蚀刻MLR的整个保护层460及多晶硅层级407的部分。

参考图4H，在一些实施例中，可填充氧化物填料480以覆盖层级堆叠406、间隔件408A、多晶硅层级407及开口450。

虽然在本文中描述了许多实施例，但这些实施例不希望具穷举性。虽然本文中已绘示及描述了特定实施例，但所属领域的技术人员应了解，经计算以实现相同用途的任何配置可替代所展示的特定实施例。本申请案希望涵盖本发明的任何调适或变动。应了解，以上描述希望具说明性而非限制性。所属领域的技术人员将在研习以上描述后就明白上述实施例的组合及其它实施例。

提供了说明书摘要以遵守需要允许读者快速确定技术发明的性质的摘要的37C.F.R.§1.72(b)。主张理解其将不用于解释或限制权利要求书。另外，在前述具体实施方式中，可看出，出于使本发明简单化的目的，在单个实施例中将各种特征分组在一起。本发明的此方法不被解释为限制权利要求书。因此，所附权利要求书据此并入具体实施方式中，其中每一权利要求独立地作为单独实施例。