阅读说明：本技术 半导体器件及其制作方法 (Semiconductor device and method for manufacturing the same ) 是由 刘俊文 于 2020-07-31 设计创作，主要内容包括：本申请公开了一种半导体器件及其制作方法,涉及半导体制造领域。该半导体器件至少包括衬底；衬底内设置有第一阱区、第二阱区、第一类重掺杂区以及第二类重掺杂区；第一类重掺杂区和第二类重掺杂区位于衬底的顶部,第二阱区内设置有第一类重掺杂区和第二类重掺杂区；衬底上的寄生三极管区域设置有若干个辅助栅,任意一个辅助栅横跨位于第一类重掺杂区和第二类重掺杂区之间的N个第一类浅沟槽隔离,N为大于等于2的整数；第一类浅沟槽隔离的深度小于衬底中第二类浅沟槽隔离的深度；解决了目前寄生三极管性能一般的问题；达到了提升寄生三极管的性能,有助于扩展寄生三极管的使用范围的效果。(The application discloses a semiconductor device and a manufacturing method thereof, and relates to the field of semiconductor manufacturing. The semiconductor device includes at least a substrate; a first well region, a second well region, a first heavy doping region and a second heavy doping region are arranged in the substrate; the first heavily doped region and the second heavily doped region are positioned at the top of the substrate, and the first heavily doped region and the second heavily doped region are arranged in the second well region; a parasitic triode region on the substrate is provided with a plurality of auxiliary gates, any one auxiliary gate crosses N first-class shallow trench isolations between the first-class heavy doping region and the second-class heavy doping region, and N is an integer greater than or equal to 2; the depth of the first shallow trench isolation is smaller than that of the second shallow trench isolation in the substrate; the problem that the performance of the parasitic triode is general at present is solved; the performance of the parasitic triode is improved, and the effect of expanding the application range of the parasitic triode is facilitated.)

半导体器件及其制作方法

技术领域

本申请涉及半导体制造领域，具体涉及一种半导体器件及其制作方法。

背景技术

在采用CMOS制造工艺制作的半导体器件结构中，固有存在由源区、阱区、外延层形成的寄生三极管。比如：P型外延层、N型阱区、P型源区构成的PNP型寄生三极管，N型外延层、P型阱区、N型源区构成的NPN型寄生三极管。

虽然大部分情况下需要避免寄生三极管对其性能的影响，但也有部分集成电路的设计会使用到寄生三极管。而由于三极管是寄生的，没有额外的工艺步骤对三极管的性能进行优化，寄生三极管的性能一般，限制了寄生三极管的使用和部分电路的设计。

发明内容

为了解决相关技术中的问题，本申请提供了一种半导体器件及其制作方法。该技术方案如下：

第一方面，本申请实施例提供了一种半导体器件，至少包括衬底；

衬底内设置有第一阱区、第二阱区、第一类重掺杂区以及第二类重掺杂区；

第一阱区和第一类重掺杂区具有第一导电类型，第二阱区和第二类重掺杂区具有第二导电类型，第一导电类型与第二导电类型相反；

第一类重掺杂区和第二类重掺杂区位于衬底的顶部，第二阱区内设置有第一类重掺杂区和第二类重掺杂区；

衬底上的寄生三极管区域设置有若干个辅助栅，任意一个辅助栅横跨位于第一类重掺杂区和第二类重掺杂区之间的N个第一类浅沟槽隔离，N为大于等于2的整数；

第一类浅沟槽隔离的深度小于衬底中第二类浅沟槽隔离的深度。

可选的，第一类浅沟槽隔离与第二类浅沟槽隔离是在同一工艺形成的。

可选的，第一导电类型为N型，第二导电类型为P型；

或，第一导电类型为P型，第二导电类型为N型。

第二方面，本申请实施例提供了一种半导体器件的制作方法，该方法包括：

在衬底中形成第一阱区和第二阱区，第一阱区具有第一导电类型，第二阱区具有第二导电类型，第一导电类型与第二导电类型相反；

在衬底中形成第一类浅沟槽隔离和第二类浅沟槽隔离，第一类浅沟槽隔离的深度小于第二类浅沟槽隔离的深度，第一类浅沟槽隔离位于第二类浅沟槽隔离之间；

在衬底表面形成若干个辅助栅，任意一个辅助栅横跨N个第一类浅沟槽隔离，N为大于等于2的整数；

在衬底的顶部形成第一类重掺杂区和第二类重掺杂区；

其中，辅助栅位于寄生三极管区域的上方，任意一个辅助栅两侧的衬底中设置有第一类重掺杂区和第二类重掺杂区。

可选的，在衬底的顶部形成第一类重掺杂区和第二类重掺杂区，包括：

通过离子注入工艺，在衬底的顶部形成第一类重掺杂区和第二类重掺杂区；

其中，在形成寄生三极管的区域，以辅助栅为自对准阻挡层。

可选的，在衬底中形成第一类浅沟槽隔离和第二类浅沟槽隔离，包括：

通过光刻工艺在衬底表面定义第一类沟槽开口图案和第二类沟槽开口图案，第一类沟槽开口图案的开口尺寸小于第二类沟槽开口图案的开口尺寸；

根据第一类沟槽开口图案和第二类沟槽开口图案刻蚀衬底，形成第一类沟槽和第二类沟槽，第一类沟槽的深度小于第二类沟槽的深度；

填充第一类沟槽和第二类沟槽，形成第一类浅沟槽隔离和第二类浅沟槽隔离。

可选的，在衬底表面形成若干个辅助栅，包括：

在衬底表面形成多晶硅层；

刻蚀多晶硅层，形成若干个辅助栅。

可选的，在衬底中形成第一阱区和第二阱区，包括：

通过离子注入工艺，在衬底中形成第一阱区和第二阱区。

本申请技术方案，至少包括如下优点：

通过在衬底中形成第一阱区和第二阱区，在衬底中形成深度不同的第一类浅沟槽隔离和第二类浅沟槽隔离，在衬底表面形成若干个辅助栅，任意一个辅助栅横跨N个第一类浅沟槽隔离，在衬底的顶部形成第一类重掺杂区和第二类重掺杂区；解决了目前寄生三极管性能一般的问题；达到了提升寄生三极管的性能，有助于扩展寄生三极管的使用范围的效果。

附图说明

为了更清楚地说明本申请

具体实施方式

或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一种现有的半导体器件的结构俯视图；

图2是一种现有的半导体器件的结构剖视图；

图3是本申请实施例提供的一种半导体器件的结构示意图；

图4是本申请实施例提供的一种半导体器件的制作方法的流程图；

图5是本申请实施例提供的一种半导体器件的制作方法的实施示意图；

图6是本申请实施例提供的一种半导体器件的制作方法的实施示意图。

具体实施方式

下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

以形成PNP型寄生三极管的现有半导体器件为例，图1示出了一种半导体器件的俯视图，图2示出了图1对应的半导体器件的剖视图，如图1和图2所示，现有的半导体器件包括衬底10，衬底10内设置有P型阱区11、N型阱区(NWELL)12、P+区13、N+区14，N+区14和P+区13之间设置有浅沟槽隔离16。在图1和图2所示的半导体器件中，P型阱区11作为寄生三极管的集电极(Collector)，N型阱区12中的N+区14作为寄生三极管的基极(Base)，N型阱区12中的P+区13作为寄生三极管的发射极(Emitter)。目前，寄生三极管的发射极-基极-集电极的通道较长，影响了寄生三极管的性能。

为了解决目前寄生三极管性能一般的问题，本申请实施例提供了一种半导体器件的结构示意，如图3所示，该半导体器件至少包括：

衬底31，衬底31内设置有第一阱区32、第二阱区33、第一类重掺杂区34以及第二类重掺杂区35。

第一阱区32和第一类重掺杂区34具有第一导电类型，第二阱区33和第二类重掺杂区35具有第二导电类型，第一导电类型与第二导电类型相反。

第一类重掺杂区34和第二类重掺杂区35位于衬底31的顶部，第二阱区33内设置有第一类重掺杂区34和第二类重掺杂区35，第一阱区32内设置有第一类重掺杂区34。

第二阱区33内的第二类重掺杂区35作为寄生三极管的基极(B)，第二阱区33内的第一类重掺杂区34作为寄生三极管的发射极(E)，第一阱区32内的第一类重掺杂区34作为寄生三极管的集电极(C)。

衬底31上的寄生三极管区域设置由若干个辅助栅38，任意一个辅助栅38横跨第一类重掺杂区34和第二类重掺杂区35之间的N个第一类浅沟槽隔离36。

N为大于等于2的整数。

N个第一类浅沟槽隔离36间隔排列在第一类重掺杂区34和第二类重掺杂区35之间。第一类浅沟槽隔离用于分隔第一类重掺杂区和第二类重掺杂区。

在一个例子中，如图3所示，该半导体器件中任意一个辅助栅38横跨第一类重掺杂区34和第二类重掺杂区35之间的2个第一类浅沟槽隔离36。

利用辅助栅覆盖N个第一类浅沟槽隔离36之间的衬底，该辅助栅不引出。

第一类浅沟槽隔离位于衬底中的寄生三极管区域。

衬底31中还设置有第二类浅沟槽隔离37。

第一类浅沟槽隔离36的深度小于衬底中第二类浅沟槽隔离37的深度。

第二类浅沟槽隔离37不位于衬底中的寄生三极管区域。

从图3可以看出，本申请实施例提供的半导体器件中寄生三极管的发射极-基极-集电极的通道较现有半导体器件中寄生三极管的通道长度减小，实现提升寄生三极管的性能的效果。

在基于图3所示实施例的可选实施例中，第一类浅沟槽隔离和的第二类浅沟槽隔离是在同一工艺形成的。

在衬底上刻蚀浅沟槽隔离所需要的沟槽时，同时刻蚀第一类浅沟槽隔离所需要的沟槽和第二类浅沟槽隔离所需要的沟槽。

在基于图3所示实施例的可选实施例中，第一导电类型为P型，第二导电类型为N型；或，第一导电类型为N型，第二导电类型为P型。

根据导电类型的不同，构成的寄生三极管为NPN型或PNP型。

请参考图4，其示出了本申请实施例提供的一种半导体器件的制作方法的流程图，该方法至少包括如下步骤：

步骤401，在衬底中形成第一阱区和第二阱区。

第一阱区具有第一导电类型，第二阱区具有第二导电类型，第一导电类型与第二导电类型相反。

步骤402，在衬底中形成第一类浅沟槽隔离和第二类浅沟槽隔离。

第一类浅沟槽隔离的深度小于第二类浅沟槽隔离的深度，第一类浅沟槽隔离位于第二类浅沟槽隔离之间。

第一类浅沟槽隔离在第二类浅沟槽隔离之间间隔排列。

如图5所示，衬底31上形成有第一阱区32和第二阱区33，衬底中形成有第一类浅沟槽隔离36和第二类浅沟槽隔离37。

步骤403，在衬底表面形成若干个辅助栅，任意一个辅助栅横跨N个第一类浅沟槽隔离。

N为大于等于2的整数。

在一个例子中，如图6所示，1个辅助栅38横跨2个第一类浅沟槽隔离36。

需要说明是的，N的数量根据实际情况确定，本申请实施例对此不作限定。

在后续的工艺步骤中，不将横跨第一类浅沟槽隔离的辅助栅引出，也不将辅助栅去除。

步骤404，在衬底顶部形成第一类重掺杂区和第二类掺杂区。

在一个例子中，如图3所示，衬底31顶部形成有第一类重掺杂区34和第二类掺杂区35。

第二阱区33内设置有第一类重掺杂区34和第二类重掺杂区35，第一阱区32内设置有第一类重掺杂区34。第二阱区33内的第二类重掺杂区35作为寄生三极管的基极(B)，第二阱区33内的第一类重掺杂区34作为寄生三极管的发射极(E)，第一阱区32内的第一类重掺杂区34作为寄生三极管的集电极(C)。

在半导体器件中，辅助栅38位于寄生三极管区域的上方，任意一个辅助栅38两侧的衬底中设置有第一重掺杂区34和第二重掺杂区35。

综上所述，本申请实施例提供的半导体器件的制造方法，通过在衬底中形成第一阱区和第二阱区，在衬底中形成深度不同的第一类浅沟槽隔离和第二类浅沟槽隔离，在衬底表面形成若干个辅助栅，任意一个辅助栅横跨N个第一类浅沟槽隔离，在衬底的顶部形成第一类重掺杂区和第二类重掺杂区；解决了目前寄生三极管性能一般的问题；达到了提升寄生三极管的性能，有助于扩展寄生三极管的使用范围的效果。

在基于图4所示实施例的可选实施例中，上述步骤404，也即步骤“在衬底顶部形成第一类重掺杂区和第二类掺杂区”可以由如下方式实现：

通过离子注入工艺，在衬底顶部形成第一类重掺杂区和第二类重掺杂区。

在进行离子注入工艺时，在形成寄生三极管的区域，以辅助栅为自对准阻挡层。

在基于图4所示实施例的可选实施例中，上述步骤402，也即步骤“在衬底中形成第一类浅沟槽隔离和第二类浅沟槽隔离”，可以由如下步骤实现：

步骤4021，通过光刻工艺在衬底表面定义第一类沟槽开口图案和第二类沟槽开口图案，第一类沟槽开口图案的开口尺寸小于第二类沟槽开口图案的开口尺寸。

在衬底表面涂布光刻胶，利用包含第一类沟槽开口图案和第二类沟槽开口图案的掩膜版进行曝光，显影后，衬底表面形成有第一类沟槽开口图案和第二类沟槽开口图案。

步骤4022，根据第一类沟槽开口图案和第二类沟槽开口图案刻蚀衬底，形成第一类沟槽和第二类沟槽，第一类沟槽的深度小于第二类沟槽的深度。

根据刻蚀工艺的固有特性，开口尺寸小的沟槽的深度会变浅，因此，刻蚀完成后，第一类沟槽的深度小于第二类沟槽的深度。

步骤4023，填充第一类沟槽和第二类沟槽，形成第一类浅沟槽隔离和第二类浅沟槽隔离。

可选的，沉积多晶硅，利用多晶硅同时填充第一类沟槽和第二类沟槽，填充完成后，去除衬底表面的多晶硅，在衬底内形成第一类浅沟槽隔离和第二类浅沟槽隔离，第一类浅沟槽隔离的深度小于第二类浅沟槽隔离的深度。

在基于图4所述实施例可选实施例中，上述步骤403，也即步骤“在衬底表面形成若干个辅助栅”，可以由如下步骤实现：

步骤4031，在衬底表面形成多晶硅层。

在衬底表面沉积一层多晶硅，形成多晶硅层。

步骤4032，刻蚀多晶硅层，形成若干个辅助栅。

可选的，在衬底表面定义辅助栅图案，辅助栅图案的位置位于将要形成寄生三极管的区域，根据定义的辅助栅图案刻蚀多晶硅层，形成辅助栅。

在基于图4所示实施例的可选实施例中，上述步骤401，也即步骤“在衬底中形成第一阱区和第二阱区”，可以由如下方式实现：

通过离子注入工艺，在衬底中形成第一阱区和第二阱区。

通过分别注入不同导电类型的离子，在衬底中的预定区域形成第一阱区、第二阱区。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。