阅读说明：本技术 一种数字抽取滤波器 (Digital extraction filter ) 是由 聂泳忠 水永辉 于 2019-08-09 设计创作，主要内容包括：本发明公开了一种数字抽取滤波器,包括：选择器和至少一个系数累加单元；在至少一个系数累加单元中还设置有系数生成器和累加器,系数生成器的输入端与和差调制器连接,系数生成器的输出端与累加器的输入端连接,累加器的输出端与选择器连接；系数生成器根据和差调制器输出的调制信号生成第一滤波信号,累加器根据第一滤波信号进行系数累加得到第二滤波信号,选择器根据第二滤波信号确定即将输出的目标滤波信号,通过实施本发明,累加器对系数生成器生成第一滤波信号进行累加得到第二滤波信号,再通过选择器依次输出最终的滤波信息,降低了输入数据的缓存量以及减少了对高位宽数据的乘法运算,能够降低数字信号在滤波过程中的计算量以及硬件开销。(The invention discloses a digital decimation filter, comprising: a selector and at least one coefficient accumulation unit; the input end of the coefficient generator is connected with the sum-difference modulator, the output end of the coefficient generator is connected with the input end of the accumulator, and the output end of the accumulator is connected with the selector; the coefficient generator generates a first filtering signal according to a modulation signal output by the sum-difference modulator, the accumulator performs coefficient accumulation according to the first filtering signal to obtain a second filtering signal, and the selector determines a target filtering signal to be output according to the second filtering signal.)

一种数字抽取滤波器

技术领域

本发明涉及数据传输技术领域，具体涉及一种数字抽取滤波器。

背景技术

模数转换器(简称ADC)，用于将模拟形式的连续信号转换为数字形式的离散信号的一类设备，其中和差模数转换器(简称Σ-ΔADC)，该和差模数转换器一般分为和差调制器和数字抽取滤波两大部分，其中，和差调制器一般是模拟电路，负责将模拟信号以很高的速率转换成低分辨率的数字信号，并将量化噪声调制到高频，而数字抽取滤波是数字电路，滤除高频的量化噪声，抽取后，获得低速的高分辨率的数字信号。

目前数字抽取滤波通常采用CIC滤波器，在数字信号处理过程中，该CIC滤波器是FIR滤波器中最优的一种，其使用了积分，梳状滤波器级联的方式。即该CIC滤波器由一对或多对积分-梳状滤波器组成，在抽取CIC中，输入信号依次经过积分，降采样，以及与积分环节数目相同的梳状滤波器。由于低位宽的输入数据分别经过CIC滤波器与其级联的FIR滤波器相乘进而实现对低位宽的输入数据进行滤波处理，由于后级的滤波器在等待滤波时需要缓存前一级滤波器输入的很多数据进而变成高位宽的数据，这些高位宽的数据还需要进行乘法与加法运算，导致计算过程较为复杂，同时使得硬件开销很大。

发明内容

有鉴于此，本发明实施例提供了一种数字抽取滤波器，以解决现有技术中数字抽取滤波器在滤波过程中计算量繁杂以及需要缓存数据的问题。

根据第一方面，本发明实施例提供了一种数字抽取滤波器，包括：选择器和至少一个系数累加单元；在所述至少一个系数累加单元中还设置有系数生成器和累加器，所述系数生成器的输入端与和差调制器连接，所述系数生成器的输出端与所述累加器的输入端连接，所述累加器的输出端与所述选择器连接；其中，所述系数生成器根据所述和差调制器输出的调制信号生成第一滤波信号，所述累加器根据所述第一滤波信号进行系数累加得到第二滤波信号，所述选择器根据所述第二滤波信号确定即将输出的目标滤波信号。

结合第一方面，在第一方面第一实施方式中，所述系数生成单器还包括：依次顺序连接的地址生成模块、系数查找表模块、补零插值模块、滤波模块和截位模块。

结合第一方面第一实施方式，在第一方面第二实施方式中，所述地址生成模块与所述和差调制器连接，所述地址调制器用于接收所述和差调制器输出的所述调制信号。

结合第一方面第二实施方式，在第一方面第三实施方式中，所述系数查找表模块包括长度为L的FIR系数查找表。

结合第一方面第三实施方式，在第一方面第四实施方式中，所述补零插值模块为M倍补零差值器，用于在所述系数查找表模块输出所述调制信号对应的系数后补入M-1个零。

结合第一方面第实施方式，在第一方面第五实施方式中，所述地址生成模块输出的结果和所述调制信号存在如下关系：m＝(n/M)％L；其中，m为所述地址生成模块输出的结果，所述n为所述调制信号的采样时间序列，所述M为所述M倍补零差值器的倍数，所述L为所述FIR系数查找表的长度。

结合第一方面第五实施方式，在第一方面第六实施方式中，述系数生成器通过如下公式生成所述第一滤波信号的计算周期；N＝L×M；其中N为所述第一滤波信号的计算周期，所述L为所述FIR系数查找表的长度，所述M为所述M倍补零差值器的倍数。

结合第一方面第一实施方式，在第一方面第七实施方式中，所述滤波模块为IIR滤波器，用于对所述补零插值模块输出的结果进行平滑滤波，所述截位模块用于对所述滤波模块输出的结果的位数进行数据截位。。

结合第一方面第七实施方式，在第一方面第八实施方式中，当所述系数累加单元的数量为多个时，多个所述系数累加单元并列设置，且存在如下对应关系；R＝N/K，N能被所述K整除；其中，N为N所述第一滤波信号的计算周期，所述K为所述系数累加单元的数量，所述R为相邻的两所述系数累加单元的采样时间间隔。

结合第一方面第八实施方式，在第一方面第九实施方式中，所述和差调制器输出的所述调制信号的第一频率与所述选择器输出的所述目标滤波信号的第二频率的比例为R:1。

与现有技术相比，本发明具有以下有益效果：通过系数生成器对和差调制器输出调制信号进行抽取滤波处理得到第一滤波信号，再经过累加器累加处理后由选择器依次选择输出最终的滤波信号，本发明的数字抽取滤波器不采用CIC滤波器级联FIR滤波器的结构，降低了输入数据的缓存量以及减少了对高位宽数据的乘法运算，从而能够降数字信号正在滤波过程中的计算量以及硬件开销，进而使得计算过程更加简洁。

附图说明

通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：

图1示出了本发明实施例中数字抽取滤波器的结构示意图；

图2示出了本发明实施例中系数生成器的结构示意图；

图3示出了本发明实施例中的补零插值模块输出的结果示意图；

图4示出了本发明实施例中的滤波模块输出的结果示意图；

图5示出了示出了本发明实施例中的系数生成器输出的结果示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本发明实施例适用于对和差调制器输出的低位宽的数字信号进行抽取滤波处理，尤其适用于位宽为1bit的数字信号。

在本发明实施例中提供一种数字抽取滤波器，如图1所示，该数字抽取滤波器包括：选择器2和至少一个系数累加单元1，在至少一个系数累加单元1中还设置有系数生成器10和累加器11，系数生成器10的输入端与和差调制器3连接，系数生成器10的输出端与累加器11的输入端连接，累加器11的输出端与选择器2连接；其中，系数生成器10根据和差调制器3输出的调制信号生成第一滤波信号，累加器11根据第一滤波信号进行系数累加得到第二滤波信号，选择器2根据第二滤波信号确定即将输出的目标滤波信号。

具体地，在实际应用中，该系数累加单元1的数量是根据和差调制器3输出的调制信号的频率和目标滤波信号的频率的比例确定的，系数生成器10用于生成预设周期的系数序列作为第一滤波信号，根据调制信号对系数生成器10生成的系数序列进行处理后通过累加器11进行累加得到第二滤波信号，选择器2依次选择第二滤波信号作为目标滤波信号。

通过实施本发明实施例中的数字抽取滤波器，通过系数生成器10对和差调制器3输出的滤波信号进行抽取滤波处理后，再经过累加器累加后由选择器依次输出作为最终的滤波信号，无需多个滤波器级联设置，导致后一级滤波器依赖前一级滤波器输出的数据进一步缓存且进行高位宽数据的乘法运算，解决现有技术中数字抽取滤波器在滤波过程中计算量繁杂以及需要频繁缓存数据的问题。

可选地，在本发明一些实施例中，如图2所示，上述系数生成器10还包括：依次顺序连接的地址生成模块101、系数查找表模块102、补零插值模块103、滤波模块104和截位模块105；

具体地，地址生成模块101与和差调制器3连接，用于接收和差调制器3输出的调制信号，系数查找表模块102包括长度为L的FIR系数查找表，在本发明一个实施例中，L的值可以是16，该FIR系数查找表存储的数组为：3，-10，7，5，5，-7，-11，-4，4，11，7，-5，-5，-7，10，-3。

可选地，在本发明一些实施例中，上述实施例中补零插值模块103为M倍补零差值器，用于在系数查找表模块102输出所述调制信号对应的系数后补入M-1个零。

可选地，在本发明一些实施例中，上述实施例中地址生成模块101输出的结果与和差调制器3输出调制信号存在如下关系：m＝(n/M)％L；其中，m为地址生成模块101输出的结果，n为调制信号的采样时间序列，M为M倍补零差值器的倍数，L为FIR系数查找表的长度。

在本发明一个实施例中，M的数值优选是1000，当然，M的数值还可以是其它数值，L的数值可以是16，即n/M的操作可以通过计数范围为0～999的计数器实现，％表示取余运算，即地址生成模块101的输出m取值范围为0～15，并且m为自然数；地址生成模块101与系数查找表模块102连接，系数查找表模块102根据地址生成模块101输出m从系数查找表模块102选取对应的系数，得到系数查找表模块102输出c(m)，补零插值模块103与系数查找表模块102连接，补零插值模块103对系数查找表模块102输出c(m)补入M-1个零，得到如图3所示的补零插值模块103的输出p(n)。

可选地，在本发明一些实施例中，滤波模块104为IIR滤波器，用于对补零插值模块输出的结果进行平滑滤波，截位模块105用于对滤波模块104输出的结果的位数进行数据截位。在本发明一个实施例中，滤波模块104即IIR滤波器是通过以下公式对补零插值模块103的输出p(n)进行平滑过滤；

u(n)＝3×[u(n-1)-u(n-2)]+u(n-3)+p(n) (1)；

其中，u(n)表示滤波模块104输出的结果，p(n)表示补零插值模块103输出的结果，该滤波模块104输出的结果u(n)如图4所示。

为了降低系数生成器10输出的第一滤波信号的位宽，截位模块105是通过以下公式对截掉滤波模块104输出的结果u(n)的低6位：

h(n)＝floor(u(n)/2⁶+0.5) (2)；

其中，h(n)表示截位模块105的输出结果，u(n)表示滤波模块104输出的结果，最终系数生成器10生成的第一滤波信号h(n)，如图5所示，该第一滤波信号h(n)在0～0.1KHz频率范围内幅度的波动小于0.2dB。

可选地，在本发明一些实施例中，系数生成器10通过如下公式生成第一滤波信号的计算周期；N＝L×M；其中N为第一滤波信号的计算周期，L为FIR系数查找表的长度，M为M倍补零差值器的倍数。在本发明一个实施例中，L的值可以为16，M的值可以是1000，则第一滤波信号的计算周期为16000，即系数生成器10重复生成周期为16000的系数序列。

可选地，在本发明一些实施例中，当系数累加单元1的数量为多个时，如图1所示，多个系数累加单元1并列设置，且存在如下对应关系；R＝N/K，N能被K整除；其中，N为N所述第一滤波信号的计算周期，K为系数累加单元的数量，R为相邻的两系数累加单元的采样时间间隔。在本发明一个实施例中，K的值可以为4，N的值是通过公式N＝L×M计算得到，在上述实施例中L的值可以是16，M的值可以是1000，则R＝N/K＝4000，4个系数生成器10生成第一滤波信号在时间长依次延时4000个和差调制器3采样的时间间隔，可通过以下公式进行表达：

h₁(n)＝h(n) (3)；

h₂(n)＝h(n-R) (4)；

h₃(n)＝h(n-2R) (5)；

h₄(n)＝h(n-3R) (6)；

其中，h₁(n)～h₄(n)依次表示第一个至第四个系数生成器10生成第一滤波信号，R为相邻的两系数累加单元1的采样时间间隔。

每个系数累加单元1中的累加器11根据调制信号对系数生产器10生成第一滤波信号(h₁(n)～h₄(n))进行处理，当调制信号为1bit时，对第一滤波信号进行取负或保持不变，以第一个系数生成器10生成的第一滤波信号h₁(n)为例，可以通过以下公式表示：

其中，x(n)表示和差调制器3输出的调制信号，s₁(n)表示处理后的第一滤波信号，

累加器11对处理后第一滤波信号s₁(n)进行累加后输出得到第二滤波信号，用以下公式进行表达：

其中，m表示地址生成模块101的输出结果，R表示相邻的两系数累加单元1的采样时间间隔，n表示和差调制器3输出的调制信号的采样时间序列，L表示FIR系数查找表的长度，y₁(m)～y₄(m)依次表示第一至第四累加器11的输出的第二滤波信号。

选择器2依次选择第一系数累加单元1至第四系数累加单元1输出的第二滤波信号(y₁(m)～y₄(m))作为目标滤波信号进行输出，即依次输出y₁(0)，y₂(0)，y₃(0)，y₄(0)，y₁(1)，y₂(1)，y₃(1)，y₄(1)……y₁(15)，y₂(15)，y₃(15)，y₄(15)。

可选地，在本发明一些实施例中，和差调制器3输出的调制信号的第一频率与选择器2输出的目标滤波信号的第二频率的比例为R:1；在本发明一个实施例中，R的值是通过公式R＝N/K计算得到的，在上述实施例中N的值为16000，K的值为4，那么计算得到R的值为4000，和差调制器3输出的调制信号的频率为8MHz，经过上述实施例中数字抽取滤波器处理后的目标滤波信号的频率为2KHz。

可选地，在本发明一些实施例中，和差调制器3采用3阶和差调制器，配合上述实施例中数字抽取滤波器，最终输出数字信号信噪比最高达到136.8dB。

虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。