阅读说明：本技术 比较电路 (Comparison circuit ) 是由 高濑恭英 于 2018-05-22 设计创作，主要内容包括：提供一种比较电路,能够不设置半锁存电路地将比较结果输出至以与比较电路相同的时钟进行动作的后级的逻辑电路,并且能够谋求低功耗化。本发明的比较电路(41A)具备：前置放大电路(42A),对第1输入电压(V<Sub>in1</Sub>)与第2输入电压(V<Sub>in2</Sub>)之间的电压差进行放大；和锁存电路(43A),基于被放大的电压差来比较第1输入电压(V<Sub>in1</Sub>)与第2输入电压(V<Sub>in2</Sub>)的大小并锁存比较结果。前置放大电路(42A)将在时钟信号(CLK)的下降沿定时输入的第1输入电压(V<Sub>in1</Sub>)以及第2输入电压(V<Sub>in2</Sub>)变换为以与它们的各大小相应的速度从反转状态复原的第1控制信号(V<Sub>x</Sub>)以及第2控制信号(V<Sub>y</Sub>)。锁存电路(43A)基于第1控制信号(V<Sub>x</Sub>)以及第2控制信号(V<Sub>y</Sub>)来比较第1输入电压(V<Sub>in1</Sub>)与第2输入电压(V<Sub>in2</Sub>)的大小。(Provided is a comparator circuit which can output a comparison result to a subsequent logic circuit operating at the same clock as the comparator circuit without providing a half latch circuit, and which can achieve low power consumption. A comparison circuit (41A) of the present invention includes: a pre-amplifier circuit (42A) for inputting the voltage (V) to the 1 st stage in1 ) And 2 nd input voltage (V) in2 ) The voltage difference between the two is amplified; and a latch circuit (43A) for comparing the 1 st input voltage (V) based on the amplified voltage difference in1 ) And 2 nd input voltage (V) in2 ) And latch the comparison result. The pre-amplifier circuit (42A) inputs the 1 st input voltage (V) at the falling edge timing of the clock signal (CLK) in1 ) And 2 nd input voltage (V) in2 ) Converted into the 1 st control signal (V) restored from the inverted state at a speed corresponding to each of the magnitudes of the control signals x ) And2 nd control signal (V) y ). The latch circuit (43A) is based on the 1 st control signal (V) x ) And 2 nd control signal (V) y ) To compare the 1 st input voltage (V) in1 ) And 2 nd input voltage (V) in2 ) The size of (2).)

比较电路

技术领域

本发明涉及对被输入的第1输入电压与第2输入电压的大小进行比较并输出其比较结果的比较电路。

背景技术

以往，作为这种比较电路，例如有非专利文献1公开的图1所示的双尾锁存型比较器1。该比较器1由输入级部2和锁存部3构成。输入级部2由NMOS晶体管M5、M6、M9以及PMOS晶体管M7、M8构成，在NMOS晶体管M5、M6的各栅极被输入了输入电压V_in1、V_in2，在PMOS晶体管M7、M8以及NMOS晶体管M9的各栅极被输入了第1时钟信号CLK1来进行动作。该输入级部2发挥作为具有信号增益的前置放大器的作用。锁存部3由NMOS晶体管M1、M3、M10、M11和PMOS晶体管M2、M4、M12构成，在PMOS晶体管M12的栅极被输入第2时钟信号CLK2。比较器1将输入电压V_in1、V_in2的比较结果作为输出电压V_out1、V_out2来输出。

图2的(a)、(b)、以及(c)是V_in1＞V_in2的情况下的、各时钟信号CLK1、CLK2、各节点D_i1、D_i2的电压、以及输出电压V_out1、V_out2的时序图。通过根据输入电压V_in1、V_in2的大小提取节点D_i1、D_i2的电荷的速度的差异来决定输出电压V_out1、V_out2。

此外，以往，还有专利文献1公开的图3所示的比较器4。该比较器4由前置放大器电路5、锁存电路6以及延迟电路7构成。在前置放大器电路5被输入两个输入电压的差电压IN。前置放大器电路5基于第1时钟信号CLK1对被输入的差电压IN进行放大。锁存电路6基于第2时钟信号CLK2根据差电压IN将输入电压的比较结果作为输出电压OUT来输出。延迟电路7对第2时钟信号CLK2在与第1时钟信号CLK1之间施加与电路状态(circuit condition)相应的延迟。该延迟根据电路的周围温度、电源电压值、制造工艺等的变动而设定为适当的值。

此外，以往，还有专利文献2公开的图4所示的比较器10。该比较器10由差动前置放大器电路部20和差动锁存电路部30构成。差动前置放大器电路部20由三个NMOS晶体管21～23和两个PMOS晶体管24、25构成，基于时钟信号CLK对输入电压V_i1、V_i2的差电压进行放大，并输出电压V_g1、V_g2。差动锁存电路部30由六个NMOS晶体管31～34、39、40和四个PMOS晶体管35～38构成，根据被输入的电压V_g1、V_g2，将输入电压V_i1、V_i2的比较结果作为输出电压V_o1、V_o2来输出。

图5的(a)、(b)、以及(c)是V_i1＞V_i2的情况下的、时钟信号CLK、各电压V_g1、V_g2、以及输出电压V_o1、V_o2的时序图。差动锁存电路部30根据电压V_g1、V_g2的大小的差异来决定输出电压V_o1、V_o2。

在先技术文献

专利文献

专利文献1：美国专利第8487659号说明书

专利文献2：美国专利第8362934号说明书

非专利文献

非专利文献1：Bram Nuata等著、“A Double-Tail Latch-Type Voltage SenseAmplifier with 18ps Setup+Hold Time”、IEEE International Solid-State CircuitsConference 2007、Session 17、Analog Techniques and PLLs、17.7

发明内容

发明要解决的课题

然而，在非专利文献1公开的上述以往的双尾锁存型比较器1中，在第1时钟信号CLK1与第2时钟信号CLK2之间需要适当的延迟时间。若没有适当地设定该延迟时间，则比较器1中流过的贯通电流会增大。此外，作为输入电压V_in1、V_in2的比较结果而输出的电压V_out1、V_out2在第2时钟信号CLK2的下降沿定时被复位。因而，与在第2时钟信号CLK2的下降沿定时进行动作的逻辑电路连接的情况下，在比较器1的后级需要另一级的半锁存电路。

此外，即使在专利文献1公开的上述以往的比较器4中，在第1时钟信号CLK1与第2时钟信号CLK2之间也需要适当的延迟时间。为此，产生设置专用的延迟电路7的需要。此外，即使在该比较器4中，与在第2时钟信号CLK2的下降沿定时进行动作的逻辑电路连接的情况下，在比较器4的后级也需要另一级的半锁存电路。

此外，在专利文献2公开的上述以往的比较器10中，使用从差动前置放大器电路部20输出的电压V_g1、V_g2，由差动锁存电路部30进行锁存处理。因而，在上述以往的比较器10中，使用一个时钟信号CLK即可，无需如非专利文献1公开的比较器1、专利文献1公开的比较器4那样在两个时钟信号CLK1、CLK2之间取得适当的延迟时间。但是，即使在该比较器10中，与在时钟信号CLK的上升或下降沿定时进行动作的逻辑电路连接的情况下，也需要另一级的半锁存电路。

用于解决课题的手段

本发明是为了解决这样的课题而完成的，其特征在于，

在具备对被输入的第1输入电压与第2输入电压之间的电压差进行放大的前置放大电路、和基于被放大的电压差来比较第1输入电压与第2输入电压的大小并锁存比较结果的锁存电路的比较电路中，

前置放大电路将第1输入电压以及第2输入电压变换为在时钟信号的特定变化定时进行了反转之后以与被输入的第1输入电压以及第2输入电压的各大小相应的速度复原的第1控制信号以及第2控制信号，

锁存电路基于第1控制信号以及第2控制信号来比较第1输入电压与第2输入电压的大小。

根据本结构，通过前置放大电路在时钟信号的特定变化定时生成第1控制信号以及第2控制信号，锁存电路基于该第1控制信号以及第2控制信号来比较第1输入电压与第2输入电压的大小，并锁存比较结果。通过前置放大电路生成的第1控制信号以及第2控制信号以与第1输入电压以及第2输入电压的各大小相应的速度从反转状态复原，使锁存电路锁存与第1输入电压和第2输入电压的大小的比较结果相应的状态。

因此，若锁存电路在时钟信号的特定变化定时锁存第1输入电压与第2输入电压的大小的比较结果，则直到时钟信号的下一个特定变化定时到来并被输入下一个新的第1控制信号以及第2控制信号为止，保持锁存状态。因而，从锁存电路输出的第1输入电压与第2输入电压的大小的比较结果在不是时钟信号的特定变化定时的变化定时没有变化。其结果，比较电路不像以往那样在其后级设置半锁存电路，将比较结果输出至以与比较电路相同的时钟信号进行动作的后级的逻辑电路。

此外，锁存电路基于从前置放大电路输出的第1控制信号以及第2控制信号来进行动作，因此时钟信号只要是赋予给前置放大电路的一个种类即可。因而，不像以往的比较电路那样在赋予给前置放大电路的第1时钟信号与赋予给锁存电路的第2时钟信号之间取得适当的延迟时间，能够使前置放大电路和锁存电路依次以适当的定时进行动作。因此，不会如以往那样由于在各时钟信号间未适当地取得延迟时间而使得贯通电流增大，能够谋求比较电路的低功耗化。

此外，本发明的特征在于，

前置放大电路具备第1晶体管、第2晶体管、第1电容和第2电容，

第1晶体管以及第2晶体管的各源极端子与电源电压或者基准电压的任一者连接，

第1晶体管的漏极端子和第1电容的一个端子连接于向锁存电路输出第1控制信号的第1控制信号端子，

第2晶体管的漏极端子和第2电容的一个端子连接于向锁存电路输出第2控制信号的第2控制信号端子，

在第1电容的另一个端子和第2电容的另一个端子被赋予时钟信号。

根据本结构，在时钟信号的特定变化定时，在第1控制信号端子出现以与第1输入电压的大小相应的速度从反转状态复原的第1控制信号。此外，在第2控制信号端子出现以与第2输入电压的大小相应的速度从反转状态复原的第2控制信号。因此，在这些第1控制信号与第2控制信号之间产生的电压差成为以少的元件数将被输入的第1输入电压与第2输入电压之间的电压差放大后的电压差。锁存电路输入该电压差，来比较第1输入电压与第2输入电压的大小，并锁存比较结果。

此外，本发明的特征在于，在栅极端子被赋予时钟信号的第3晶体管连接于第1晶体管与第2晶体管的连接点。

根据本结构，在时钟信号的特定变化定时第1晶体管以及第2晶体管进行动作的时候，第3晶体管也同时进行动作。此时，由于第3晶体管的导通电阻，向第1晶体管以及第2晶体管的各源极端子施加的电压变小。因此，关于根据第1输入电压流过第1晶体管的电流、以及根据第2输入电压流过第2晶体管的电流，它们的峰值被抑制。因而，能够降低由比较电路消耗的电力。

此外，本发明的特征在于，

锁存电路由沟道的极性为第1极性的第4晶体管～第9晶体管、和沟道的极性为第2极性的第10晶体管～第13晶体管构成，

第4晶体管～第9晶体管的各源极端子与电源电压或者基准电压的任一者连接，

第12晶体管以及第13晶体管的各源极端子与电源电压或者基准电压的另一者连接，

第4晶体管、第6晶体管以及第10晶体管的各漏极端子与第1输出端子连接，

第5晶体管、第7晶体管以及第11晶体管的各漏极端子与第2输出端子连接，

第10晶体管的源极端子与第8晶体管以及第12晶体管的各漏极端子相互连接，

第11晶体管的源极端子与第9晶体管以及第13晶体管的各漏极端子相互连接，

第1控制信号端子与第4晶体管、第8晶体管以及第12晶体管的各栅极连接，

第2控制信号端子与第5晶体管、第9晶体管以及第13晶体管的各栅极连接。

根据本结构，锁存电路通过沟道的极性为第1极性的第4晶体管～第9晶体管、和沟道的极性为第2极性的第10晶体管～第13晶体管，以少的元件数简洁地构成。

此外，本发明的特征在于，具备：

第14晶体管，在栅极端子连接第1控制信号端子，漏极端子与第2输出端子连接，源极端子与第4晶体管～第7晶体管的各源极端子连接；和

第15晶体管，在栅极端子连接第2控制信号端子，漏极端子与第1输出端子连接，源极端子与第4晶体管～第7晶体管的各源极端子连接。

在时钟信号的特定变化定时从前置放大电路输入第1控制信号以及第2控制信号，对锁存电路施加复位之后，在第4晶体管以及第5晶体管分别被反冲从第1输出端子输出的第1输出电压、和从第2输出端子输出的第2输出电压相应的电荷。反冲至第4晶体管的电荷与反冲至第5晶体管的电荷之差给紧后面的前置放大电路的放大动作造成影响。即，由比较电路进行的第1输入电压与第2输入电压的比较有时从时钟信号的上次的特定变化定时的比较结果受到影响。

但是，根据本结构，与从第2输出端子输出的上次的比较结果相应的电压施加于第14晶体管的漏极端子，由此在从第4晶体管受到与从第1输出端子输出的上次的比较结果相应的电荷的影响的第1控制信号端子，受到与从第2输出端子输出的上次的比较结果相应的电荷的影响。此外，与从第1输出端子输出的上次的比较结果相应的电压施加于第15晶体管的漏极端子，由此在从第5晶体管受到与从第2输出端子输出的上次的比较结果相应的电荷的影响的第2控制信号端子，受到与从第1输出端子输出的上次的比较结果相应的电荷的影响。因此，从第1输出端子以及第2输出端子的双方分别输出的上次的比较结果分别波及到第1控制信号端子以及第2控制信号端子。

从第1输出端子以及第2输出端子分别输出的上次的比较结果的电压电平相反。由此，上次的比较结果给第1控制信号端子以及第2控制信号端子造成的影响几乎相等，被抵消。因此，在时钟信号的下次的特定变化定时，从前置放大电路向锁存电路输出的第1控制信号以及第2控制信号相对地降低了上次的比较结果。因而，基于比较电路的电压的比较不易从上次的比较结果受到影响地进行，来自上次的比较结果的影响降低。

发明效果

根据本发明，能够提供一种如下的比较电路，即，能够不设置半锁存电路地将比较结果输出至以与比较电路相同的时钟信号进行动作的后级的逻辑电路，并且能够谋求低功耗化。

附图说明

图1是第1以往的比较电路的电路图。

图2是示出第1以往的比较电路中的电路各部分的电压波形的时序图。

图3是第2以往的比较电路的电路图。

图4是第3以往的比较电路的电路图。

图5是示出第3以往的比较电路中的电路各部分的电压波形的时序图。

图6是基于本发明的第1实施方式的比较电路的电路图。

图7的(a)是示出基于第1实施方式的比较电路中的时钟信号的时序图，图7的(b)是示出连接点x、y的电压V_x、V_y的时序图，图7的(c)是示出输出端子out1、out2的电压V_out1、V_out2的电压波形的时序图。

图8是基于第1实施方式的变形例的比较电路的电路图。

图9的(a)是示出基于第1实施方式的变形例的比较电路中的时钟信号的时序图，图9的(b)是示出连接点x、y的电压V_x、V_y的时序图，图9的(c)是示出输出端子out1、out2的电压V_out1、V_out2的电压波形的时序图。

图10是基于本发明的第2实施方式的比较电路的电路图。

图11是基于第2实施方式的变形例的比较电路的电路图。

图12是基于本发明的第3实施方式的比较电路的电路图。

图13的(a)是示出基于第3实施方式的比较电路中的时钟信号的时序图，图13的(b)是示出连接点x、y、B的电压V_x、V_y、V_B的时序图，图13的(c)是示出输出端子out1、out2的电压V_out1、V_out2的电压波形的时序图。

图14是基于第3实施方式的变形例的比较电路的电路图。

图15的(a)是示出基于第3实施方式的变形例的比较电路中的时钟信号的时序图，图15的(b)是示出连接点x、y、B的电压V_x、V_y、V_B的时序图，图15的(c)是示出输出端子out1、out2的电压V_out1、V_out2的电压波形的时序图。

图16是基于本发明的第4实施方式的比较电路的电路图。

图17是基于第4实施方式的变形例的比较电路的电路图。

具体实施方式

其次，对用于实施本发明的比较电路的方式进行说明。

图6是基于本发明的第1实施方式的比较电路41A的电路图。

比较电路41A具备：前置放大电路42A，动态地放大输入到第1输入端子in1的第1输入电压V_in1与输入到第2输入端子in2的第2输入电压V_in2之间的电压差；和锁存电路43A，基于被放大的电压差来比较第1输入电压V_in1与第2输入电压V_in2的大小，并锁存比较结果。

前置放大电路42A在图7的(a)所示的时钟信号CLK的特定变化定时、在本实施方式中为下降沿定时将被输入的第1输入电压V_in1以及第2输入电压V_in2变换为图7的(b)所示的第1控制信号V_x以及第2控制信号V_y。在此，示出第1输入电压V_in1比第2输入电压V_in2大(V_in1＞V_in2)的情况下的信号波形。第1控制信号V_x在相当于第1控制信号端子的连接点x出现，第2控制信号V_y在相当于第2控制信号端子的连接点y出现。第1控制信号V_x以及第2控制信号V_y呈在时钟信号CLK的下降沿定时反转到低电平侧之后以与被输入的第1输入电压V_in1以及第2输入电压V_in2的各大小相应的速度复原到高电平侧的波形形状。锁存电路43A基于第1控制信号V_x以及第2控制信号V_y来比较第1输入电压V_in1与第2输入电压V_in2的大小。图7的(c)示出其比较结果，在第1输出端子out1作为第1输出电压V_out1来输出，在第2输出端子out2作为第2输出电压V_out2来输出。

在本实施方式中，前置放大电路42A具备第1晶体管M1、第2晶体管M2、第1电容C_D1和第2电容C_D2。第1晶体管M1和第2晶体管M2的各源极端子与电源电压V_DD连接。第1晶体管M1的漏极端子和第1电容C_D1的一个端子连接于向锁存电路43A输出第1控制信号V_x的连接点x。第2晶体管M2的漏极端子和第2电容C_D2的一个端子连接于向锁存电路43A输出第2控制信号V_y的连接点y。在第1电容C_D1的另一个端子和第2电容C_D2的另一个端子被赋予时钟信号CLK。前置放大电路42A中的第1晶体管M1以及第2晶体管M2由PMOS晶体管构成，在各栅极被施加第1输入电压V_in1以及第2输入电压V_in2。

锁存电路43A由沟道的极性为第1极性的第4～第9晶体管M4～M9、和沟道的极性为第2极性的第10～第13晶体管M10～M13构成。在该锁存电路43A中，第4～第9晶体管M4～M9是沟道的极性为P沟道的PMOS晶体管，第10～第13晶体管M10～M13是沟道的极性为N沟道的NMOS晶体管。除了第8晶体管M8以及第9晶体管M9之外的这些第4～第7晶体管M4～M7以及第10～第13晶体管M10～M13构成RS触发器。

第4～第9晶体管M4～M9的各源极端子与电源电压V_DD连接，第12晶体管M12以及第13晶体管M13的各源极端子与基准电压V_SS连接。此外，第4晶体管M4、第6晶体管M6以及第10晶体管M10的各漏极端子与第1输出端子out1连接。此外，第5晶体管M5、第7晶体管M7以及第11晶体管M11的各漏极端子与第2输出端子out2连接。此外，第10晶体管M10的源极端子与第8晶体管M8以及第12晶体管M12的各漏极端子相互连接。此外，第11晶体管M11的源极端子与第9晶体管M9以及第13晶体管M13的各漏极端子相互连接。连接点x与第4晶体管M4、第8晶体管M8以及第12晶体管M13的各栅极连接，连接点y与第5晶体管M5、第9晶体管M9以及第13晶体管M13的各栅极连接。

在这样的结构中，在时钟信号CLK的下降沿定时，在第1晶体管M1以及第1电容C_D1的连接点x出现以与第1输入电压V_in1的大小相应的速度从反转状态复原的第1控制信号V_x。此外，在第2晶体管M2以及第2电容C_D2的连接点y出现以与第2输入电压V_in2的大小相应的速度从反转状态复原的第2控制信号V_y。因此，在这些第1控制信号V_x与第2控制信号V_y之间产生的电压差成为以少的元件数将被输入的第1输入电压V_in1与第2输入电压V_in2之间的电压差放大后的电压差。

即，如图7的(b)所示，连接点x、y的电压在时钟信号CLK的下降沿定时反转并下陷。然后，在第1输入电压V_in1比第2输入电压V_in2大的情况下，第1晶体管M1的栅极电位变得比第2晶体管M2的栅极电位高，因此在第1晶体管M1的源极-漏极间流过的电流变得比在第2晶体管M2的源极-漏极间流过的电流小。因而，在第1电容C_D1以比第2电容C_D2少的电流被充电，如图7的(b)所示，出现在连接点x的第1控制信号V_x的电压变得比出现在连接点y的第2控制信号V_y的电压低。

在时钟信号CLK下降之前连接点x、y的电压均处于高电平，此外，第1输出电压V_out1和第2输出电压V_out2保持紧前面的比较结果。但是，若在时钟信号CLK的下降沿定时连接点x、y的电压下陷而均变为低电平，则锁存电路43A的第4晶体管M4以及第5晶体管M5均变为导通，第12晶体管M12以及第13晶体管M13均变为截止。因此，连接点N1即第1输出电压V_out1以及连接点N2即第2输出电压V_out2均变为高电平，锁存电路43A被复位。此时，通过第8晶体管M8以及第9晶体管M9的导通动作，第12晶体管M12以及第13晶体管M13的各漏极电压被设为高电平，且被固定以使得其电位不会波动。

然后，第1电容C_D1以及第2电容C_D2分别以依赖于第1输入电压V_in1以及第2输入电压V_in2的阻抗被充电，由此连接点y的电压V_y变得比连接点x的电压V_x高。因此，第13晶体管M13比第12晶体管M12更快地接近导通状态，第5晶体管M5比第4晶体管M4更快地接近不导通状态。因而，连接点N2的电压要比连接点N1的电压更快地变为低电平。该状况通过第6晶体管M6、第10晶体管M10、第7晶体管M7以及第11晶体管M11被施加正反馈。其结果，最终，如图7的(c)所示，连接点N1即第1输出电压V_out1稳定于高电平，连接点N2即第2输出电压V_out2稳定于低电平，该状态被锁存电路43A锁存。

这些的一系列动作仅在时钟信号CLK的下降沿定时进行，在上升沿定时不进行。然后，在时钟信号CLK的下次的下降沿定时进行同样的动作，但如果第1输入电压V_in1与第2输入电压V_in2的大小关系没有变化，则如图7的(c)所示，在时钟信号CLK的上升沿定时可维持第1输出电压V_out1以及第2输出电压V_out2的电压电平的状态。

根据这样的本实施方式的比较电路41A，通过前置放大电路42A在时钟信号CLK的下降沿定时生成第1控制信号V_x以及第2控制信号V_y，锁存电路43A基于该第1控制信号V_x以及第2控制信号V_y来比较第1输入电压V_in1与第2输入电压V_in2的大小，并锁存比较结果。通过前置放大电路42A生成的第1控制信号V_x以及第2控制信号V_y以与第1输入电压V_in1以及第2输入电压V_in2的各大小相应的速度从反转状态复原，并使锁存电路43A锁存与第1输入电压V_in1和第2输入电压V_in2的大小的比较结果相应的状态。

因此，若锁存电路43A在时钟信号CLK的下降沿定时锁存第1输入电压V_in1与第2输入电压V_in2的大小的比较结果，则直到时钟信号CLK的下一个下降沿定时到来并输入下一个新的第1控制信号V_x以及第2控制信号V_y为止，保持锁存状态。因而，从锁存电路43A输出的第1输入电压V_in1与第2输入电压V_in2的大小的比较结果在时钟信号CLK的上升沿定时没有变化。其结果，比较电路41A不像以往那样在其后级设置半锁存电路，能够连接以与比较电路相同的时钟信号进行动作的逻辑电路。

此外，锁存电路43A基于从前置放大电路42A输出的第1控制信号V_x以及第2控制信号V_y来进行动作，因此时钟信号CLK只要是赋予给前置放大电路42A的一个种类即可。因而，不像以往的比较电路那样在赋予给前置放大电路的第1时钟信号与赋予给锁存电路的第2时钟信号之间取得适当的延迟时间，能够使前置放大电路42A和锁存电路43A依次以适当的定时进行动作。因此，不会如以往那样由于在各时钟信号间未适当地取得延迟时间而使得贯通电流增大，不会流过过剩的贯通电流，因此能够谋求比较电路41A的低功耗化。

此外，根据本实施方式的比较电路41A，锁存电路43A通过PMOS晶体管的第4～第9晶体管M4～M9、和NMOS晶体管的第10～第13晶体管M10～M13以少的元件数简洁地构成。

图8是基于第1实施方式的比较电路41A的变形例的比较电路41B的电路图。此外，图9是示出图8所示的比较电路41B的电路各部分的电压变化的时序图。在图8以及图9中，对于与图6以及图7相同或者相应的部分标注相同的附图标记并省略其说明。

基于该变形例的比较电路41B与基于第1实施方式的比较电路41A的不同点在于，第1、第2晶体管M1、M2以及第4～第13晶体管M4～M13的沟道的极性、以及电源电压V_DD及基准电压V_SS的施加方向。此外，与基于第1实施方式的比较电路41A的不同点在于，时钟信号CLK的特定变化定时变为上升沿定时。其他结构与基于第1实施方式的比较电路41A相同。

即，在基于第1实施方式的比较电路41A中，构成前置放大电路42A的第1以及第2晶体管M1、M2为PMOS晶体管，构成锁存电路43A的第4～第9晶体管M4～M9为PMOS晶体管，第10～第13晶体管M10～M13为NMOS晶体管。但是，在基于该变形例的比较电路41B中，构成前置放大电路42B的第1以及第2晶体管M1、M2由NMOS晶体管构成，构成锁存电路43B的第4～第9晶体管M4～M9由NMOS晶体管构成，第10～第13晶体管M10～M13由PMOS晶体管构成。此外，基于第1实施方式的比较电路41A中的电源电压V_DD在基于该变形例的比较电路41B中被置换为基准电压V_SS，基于第1实施方式的比较电路41A中的基准电压V_SS在基于该变形例的比较电路41B中被置换为电源电压V_DD。而且，在时钟信号CLK的上升沿定时，锁存电路43B的输出被复位为低电平。

在该比较电路41B中，如图9的(a)、(b)所示，第1控制信号V_x以及第2控制信号V_y呈在时钟信号CLK的上升沿定时以与被输入的第1输入电压V_in1以及第2输入电压V_in2的各大小相应的速度从反转状态复原的波形形状。即，连接点x、y的电压在时钟信号CLK的上升沿定时反转并上升。然后，在第1输入电压V_in1比第2输入电压V_in2大的情况下，第1晶体管M1的栅极电位变得比第2晶体管M2的栅极电位高，因此在第1晶体管M1的漏极-源极间流过的电流变得比在第2晶体管M2的漏极-源极间流过的电流大。因而，从第1电容C_D1放电比第2电容C_D2多的电荷，如图9的(b)所示，出现在连接点x的第1控制信号V_x的电压变得比出现在连接点y的第2控制信号V_y的电压低。

在时钟信号CLK上升之前连接点x、y的电压均处于低电平，此外，第1输出电压V_out1和第2输出电压V_out2保持紧前面的比较结果。但是，若在时钟信号CLK的上升沿定时连接点x、y的电压上升而变为高电平，则锁存电路43B的第4晶体管M4以及第5晶体管M5均变为导通，第12晶体管M12以及第13晶体管M13均变为截止。因此，连接点N1即第1输出电压V_out1以及连接点N2即第2输出电压V_out2均变为低电平，锁存电路43B被复位。此时，通过第8晶体管M8以及第9晶体管M9的导通动作，第12晶体管M12以及第13晶体管M13的各漏极电压被设为低电平，且被固定以使得其电位不会波动。

然后，第1电容C_D1以及第2电容C_D2分别以依赖于第1输入电压V_in1以及第2输入电压V_in2的阻抗来放电，由此连接点y的电压V_y变得比连接点x的电压V_x高。因此，第13晶体管M13比第12晶体管M12更快地接近不导通状态，第5晶体管M5比第4晶体管M4更快地接近导通状态。因而，连接点N2的电压比连接点N1的电压更快地变为低电平。该状况通过第6晶体管M6、第10晶体管M10、第7晶体管M7以及第11晶体管M11被施加正反馈。其结果，最终，如图9的(c)所示，连接点N1即第1输出电压V_out1稳定于高电平，连接点N2即第2输出电压V_out2稳定于低电平，该状态被锁存电路43B锁存。

这些的一系列动作仅在时钟信号CLK的上升沿定时进行，在下降沿定时不进行。然后，在时钟信号CLK的下次的上升沿定时进行同样的动作，但如果第1输入电压V_in1与第2输入电压V_in2的大小关系没有变化，则如图9的(c)所示，在时钟信号CLK的上升沿定时可维持第1输出电压V_out1以及第2输出电压V_out2的电压电平的状态。

即使根据基于这样的变形例的比较电路41B，也发挥与基于第1实施方式的比较电路41A同样的作用效果。

图10是基于本发明的第2实施方式的比较电路51A的电路图。在图10中，对于与图6相同或者相应的部分标注相同的附图标记并省略其说明。

该比较电路51A与基于第1实施方式的比较电路41A的不同点仅在于，在锁存电路53A具备第14晶体管M14以及第15晶体管M15。其他结构与基于第1实施方式的比较电路41A相同。

第14晶体管M14在栅极端子连接有连接点x，在漏极端子连接有第2输出端子out2，在源极端子连接有第4～第7晶体管M4～M7的各源极端子。第15晶体管M15在栅极端子连接有连接点y，在漏极端子连接有第1输出端子out1，在源极端子连接有第4～第7晶体管M4～M7的各源极端子。

在基于第1实施方式的比较电路41A中，在时钟信号CLK的下降沿定时从前置放大电路42A向锁存电路43A输入第1控制信号V_x以及第2控制信号V_y，对锁存电路43A施加复位之后，在第4晶体管M4以及第5晶体管M5分别被反冲(kickback)与第1输出电压V_out1和第2输出电压V_out2相应的电荷。反冲至第4晶体管M4的电荷与反冲至第5晶体管M5的电荷之差给紧后面的前置放大电路43A的放大动作造成影响。即，由比较电路41A进行的第1输入电压V_in1与第2输入电压V_in2的比较有时从时钟信号CLK的上次的下降沿定时的比较结果受到影响。

但是，根据基于第2实施方式的比较电路51A，与从第2输出端子out2输出的上次的比较结果相应的电压施加于第14晶体管M14的漏极端子，由此在从第4晶体管M4受到与从第1输出端子out1输出的上次的比较结果相应的电荷的影响的连接点x，受到与从第2输出端子out2输出的上次的比较结果相应的电荷的影响。此外，与从第1输出端子out1输出的上次的比较结果相应的电压施加于第15晶体管M15的漏极端子，由此在从第5晶体管受到与从第2输出端子out2输出的上次的比较结果相应的电荷的影响的连接点y，受到与从第1输出端子out1输出的上次的比较结果相应的电荷的影响。因此，从第1输出端子out1以及第2输出端子out2的双方分别输出的上次的比较结果分别波及到连接点x以及连接点y。

从第1输出端子out1以及第2输出端子out2分别输出的上次的比较结果的电压电平相反。由此，上次的比较结果给连接点x以及连接点y造成的影响几乎相等，被抵消。因此，在时钟信号CLK的下次的下降沿定时，从前置放大电路42A向锁存电路53A输出的第1控制信号V_x以及第2控制信号V_y相对地降低了上次的比较结果。因而，基于比较电路51A的电压的比较不易从上次的比较结果受到影响地进行，来自上次的比较结果的影响降低。

图11是基于第2实施方式的比较电路51A的变形例的比较电路51B的电路图。在图11中，对于与图8以及图10相同或者相应的部分标注相同的附图标记并省略其说明。

基于该变形例的比较电路51B与基于第2实施方式的比较电路51A的不同点在于，第1、第2晶体管M1、M2以及第4～第15晶体管M4～M15的沟道的极性、以及电源电压VDD以及基准电压VSS的施加方向。此外，与基于第2实施方式的比较电路51A的不同点在于，时钟信号CLK的特定变化定时变为上升沿定时。其他结构与基于第2实施方式的比较电路51A相同。

即，在基于第2实施方式的比较电路51A中，构成前置放大电路42A的第1以及第2晶体管M1、M2为PMOS晶体管，构成锁存电路53A的第4～第9晶体管M4～M9以及第14、第15晶体管M14、M15为PMOS晶体管，第10～第13晶体管M10～M13为NMOS晶体管。但是，在基于该变形例的比较电路51B中，构成前置放大电路42B的第1以及第2晶体管M1、M2由NMOS晶体管构成，构成锁存电路43B的第4～第9晶体管M4～M9以及第14、第15晶体管M14、M15由NMOS晶体管构成，第10～第13晶体管M10～M13由PMOS晶体管构成。此外，基于第2实施方式的比较电路51A中的电源电压V_DD在基于该变形例的比较电路51B中被置换为基准电压V_SS，基于第2实施方式的比较电路51A中的基准电压V_SS在基于该变形例的比较电路51B中被置换为电源电压V_DD。而且，在时钟信号CLK的上升沿定时，锁存电路53B的输出被复位为低电平。

即使根据基于这样的变形例的比较电路51B，也发挥与基于第2实施方式的比较电路51A同样的作用效果。

图12是基于本发明的第3实施方式的比较电路61A的电路图。在图12中，对于与图6相同或者相应的部分标注相同的附图标记并省略其说明。

基于该第3实施方式的比较电路61A与基于第1实施方式的比较电路41A的不同点仅在于，在前置放大电路62A具备第3晶体管M3。其他结构与基于第1实施方式的比较电路41A相同。第3晶体管M3连接于第1晶体管M1与第2晶体管M2的连接点，在栅极端子被赋予时钟信号。

图13是示出图12所示的比较电路61A的电路各部分的电压变化的时序图。在图13中，对于与图7相同或者相应的部分标注相同的附图标记并省略其说明。

根据基于第3实施方式的比较电路61A，在时钟信号CLK的下降沿定时第1晶体管M1以及第2晶体管M2进行动作的时候，第3晶体管M3也同时进行动作。此时，由于第3晶体管M3的导通电阻，如图13的(b)所示，第3晶体管M3的漏极处的连接点B的电压下降。由此，向第1晶体管M1以及第2晶体管M2的各源极端子施加的电压变小。因此，在时钟信号CLK的下降沿定时，关于根据第1输入电压V_in1流过第1晶体管M1的电流、以及根据第2输入电压V_in2瞬间流过第2晶体管M2的电流，它们的峰值被抑制。因而，能够降低由比较电路61A消耗的电力。

图14是基于第3实施方式的比较电路61A的变形例的比较电路61B的电路图。此外，图15是示出图14所示的比较电路61B的电路各部分的电压变化的时序图。在图14以及图15中，对于与图8、图12以及图13相同或者相应的部分标注相同的附图标记并省略其说明。

基于该变形例的比较电路61B与基于第3实施方式的比较电路61A的不同点在于，第1～第13晶体管M1～M13的沟道的极性、以及电源电压V_DD及基准电压V_SS的施加方向。此外，与基于第3实施方式的比较电路61A的不同点在于，时钟信号CLK的特定变化定时变为上升沿定时。其他结构与基于第3实施方式的比较电路61A相同。

即，在基于第3实施方式的比较电路61A中，构成前置放大电路62A的第1～第3晶体管M1～M3为PMOS晶体管，构成锁存电路43A的第4～第9晶体管M4～M9为PMOS晶体管，第10～第13晶体管M10～M13为NMOS晶体管。但是，在基于该变形例的比较电路61B中，构成前置放大电路62B的第1～第3晶体管M1～M3由NMOS晶体管构成，构成锁存电路43B的第4～第9晶体管M4～M9由NMOS晶体管构成，第10～第13晶体管M10～M13由PMOS晶体管构成。此外，基于第3实施方式的比较电路61A中的电源电压V_DD在基于该变形例的比较电路61B中被置换为基准电压V_SS，基于第3实施方式的比较电路61A中的基准电压V_SS在基于该变形例的比较电路61B中被置换为电源电压V_DD。而且，在时钟信号CLK的上升沿定时，锁存电路43B的输出被复位为低电平。

在该比较电路61B中，在时钟信号CLK的上升沿定时第1晶体管M1以及第2晶体管M2进行动作的时候，第3晶体管M3也同时进行动作。此时，由于第3晶体管M3的导通电阻，如图15的(b)所示，第3晶体管M3的漏极处的连接点B的电压上升。由此，向第1晶体管M1以及第2晶体管M2的各源极端子施加的电压变小。因此，在时钟信号CLK的上升沿定时，关于根据第1输入电压V_in1流过第1晶体管M1的电流、以及根据第2输入电压V_in2瞬间流过第2晶体管M2的电流，它们的峰值被抑制。因而，能够降低由比较电路61B消耗的电力，即使根据基于变形例的比较电路61B，也发挥与基于第3实施方式的比较电路61A同样的作用效果。

图16是基于本发明的第4实施方式的比较电路71A的电路图。在图16中，对于与图10以及图12相同或者相应的部分标注相同的附图标记并省略其说明。

基于该第4实施方式的比较电路71A与基于第2实施方式的比较电路51A的不同点仅在于，与基于第3实施方式的比较电路61A同样地，在前置放大电路62A具备第3晶体管M3。其他结构与基于第2实施方式的比较电路51A相同。

即使在基于该第4实施方式的比较电路71A中，也通过在前置放大电路62A具备第3晶体管M3，从而发挥与基于第3实施方式的比较电路61A同样的作用效果。

图17是基于本发明的第4实施方式的比较电路71A的变形例的比较电路71B的电路图。在图17中，对于与图11以及图14相同或者相应的部分标注相同的附图标记并省略其说明。

基于该变形例的比较电路71B与基于第2实施方式的变形例的比较电路51B的不同点仅在于，与基于第3实施方式的变形例的比较电路61B同样地，在前置放大电路62B具备第3晶体管M3。其他结构与基于第2实施方式的变形例的比较电路51B相同。

即使在基于该变形例的比较电路71B中，也通过在前置放大电路62B具备第3晶体管M3，从而发挥与基于第3实施方式的比较电路61A同样的作用效果。

工业实用性

基于上述的各实施方式以及变形例的比较电路41A、41B、51A、51B、61A、61B、71A以及71B通过利用于将模拟信号变换为数字信号的A/D转换器等中的比较器，从而能够在数字与模拟混载LSI的整个系统的高速化的同时有助于低功耗化。

附图标记说明

41A、41B、51A、51B、61A、61B、71A、71B…比较电路；

42A、42B、62A、62B…前置放大电路；

43A、43B、53A、53B…锁存电路；

M1～M15…第1晶体管～第15晶体管；

C_D1、C_D2…第1、第2电容；

in1、in2…输入端子；

out1、out2…输出端子；

V_in1、V_in2…输入电压；

V_out1、V_out2…输出电压；

V_DD…电源电压；

V_SS…基准电压；

CLK…时钟信号；

V_x、V_y…第1、第2控制信号。