二维材料异质结背栅负电容隧穿晶体管及制备方法
阅读说明：本技术 二维材料异质结背栅负电容隧穿晶体管及制备方法 (Two-dimensional material heterojunction back gate negative capacitance tunneling transistor and preparation method thereof ) 是由 李伟 汪钰成 关赫 汪瑛 于 2019-09-18 设计创作，主要内容包括：本发明涉及半导体器件技术领域,具体公开了一种二维材料异质结背栅负电容隧穿晶体管,包括：半导体衬底(1)、第一高k介质层(2)、铁电材料层(3)、第二高k介质层(4)、第一二维材料层(5)、第二二维材料层(6)、金属源电极(7)、金属漏电极(8),其充分发挥了负电容和二维材料的优势,提高了隧穿场效应晶体管的开态电流,降低了隧穿场效应晶体管的关态电流；还公开了一种二维材料异质结背栅负电容隧穿晶体管的制备方法,包括各材料层的生长方法,由于采用背栅结构,该器件制备工艺简单,与传统的半导体工艺兼容。(The invention relates to the technical field of semiconductor devices, and particularly discloses a two-dimensional material heterojunction back gate negative capacitance tunneling transistor, which comprises: the tunneling field effect transistor comprises a semiconductor substrate (1), a first high-k dielectric layer (2), a ferroelectric material layer (3), a second high-k dielectric layer (4), a first two-dimensional material layer (5), a second two-dimensional material layer (6), a metal source electrode (7) and a metal drain electrode (8), wherein the advantages of a negative capacitor and the advantages of the two-dimensional material are fully exerted, the on-state current of the tunneling field effect transistor is improved, and the off-state current of the tunneling field effect transistor is reduced; the back gate structure is adopted, so that the device is simple in preparation process and compatible with the traditional semiconductor process.)
技术领域
本发明属于半导体器件技术领域，具体涉及一种二维材料异质结背栅负电容隧穿晶体管及制备方法。
背景技术
随着半导体器件尺寸的减小，传统MOSFET(金属-氧化物半导体场效应晶体管)遇到了一系列小尺寸效应带来的问题：虽然MOSFET栅长持续减小，但其工作电压不能持续降低，这使得功耗成为MOSFET面临的主要挑战，这是因为MOSFET热电子发射的工作机制使其亚阈值摆幅无法低于60mV/dec；当MOSFET栅长减小时，最小亚阈值摆幅的限制使MOSFET的关态电流增加，MOSFET较高的关态电流是其静态功耗的主要来源。目前，技术人员主要通过减小关态电流的方法降低静态功耗。
近年来，技术人员提出了一些亚阈值摆幅低于60mV/dec的低功耗器件，其中TFET(隧穿场效应晶体管)和NCFET(负电容晶体管)是最有效的低功耗晶体管。与传统MOSFET热电子发射的导通机制不同，TFET的主要导通机制为带带隧穿，该导通机制使TFET的亚阈值摆幅远远低于60mV/dec；NCFET的导通机制和MOSFET相同，但是与MOSFET不同的是NCFET在传统MOSFET的栅介质层中***了一层铁电材料，高介电常数的铁电材料在栅压的控制下会发生偏转，表现出负电容效应，适当设置器件的参数可以获得栅压的放大，取得低于60mV/dec的亚阈值摆幅。这两种器件都具有低功耗的优势，且具有工作电压低、开关性能好、与CMOS工艺兼容等优点，但是TFET和NCFET各自具有一定的缺点，其中TFET带带隧穿的导通机制使其开态电流低于传统的MOSFET，NCFET虽然开态电流较高，但是亚阈值摆幅与铁电材料有关，较高介电常数的铁电材料在工艺中很难制备，因此NCFET虽然可以打破60mV/dec的亚阈值摆幅限制，但是其亚阈值摆幅仍然远高于TFET。因此，结合TFET和NCFET各自的优势，在TFET的栅介质中***铁电材料，这样在保持TFET较低亚阈值摆幅的基础上可以实现较高的开态电流。
二维半导体材料凭借其优异的物理化学性质受到广大研究者们的关注，研究者们发现以硫化物为代表的二维材料由于具有较高的迁移率、直接带隙、高开关比等性质，可以广泛应用在低功耗器件中；不同的二维材料具有不同的能带结构，当不同的二维材料堆叠形成异质结时，在开态条件下，载流子可以在异质结处实现带带隧穿。此外，由于二维材料异质结依赖范德瓦尔斯力形成，且二维材料异质结界面处缺陷较少，这有助于降低关态条件下的隧穿电流。二维材料异质结的带带隧穿过程中无需声子参与，可以实现电子的直接隧穿，这有助于提高开态电流。并且由于二维材料的厚度一般只有几纳米，所以有利于制备小尺寸器件。因此，二维材料异质结应用在TFET中将极大地发挥其优点。而且将TFET、NCFET、二维材料异质结结合在一起，即制备一种二维材料异质结的负电容隧穿晶体管成为一个亟待解决的问题。
发明内容
本发明的目的在于提出一种二维材料异质结背栅负电容隧穿晶体管的制备方法。由于超薄二维材料的应用，选取背栅结构有助于降低工艺对二维材料异质结的影响，因此，本发明提出的二维材料异质结背栅负电容隧穿晶体管为背栅结构。
在传统的TFET栅介质中添加铁电材料，可以发挥负电容晶体管高开态电流的优势，使TFET在保持较低亚阈值摆幅的基础上，解决开态电流低的问题。将二维材料应用在TFET中，可以实现载流子的直接隧穿，相比传统三维半导体材料的间接隧穿，直接隧穿有助于提高开态电流，降低关态电流。本发明中选取合适的二维材料组成异质结，在关态条件下，异质结能带为交错式，异质结处无隧穿窗口形成，关态电流极低；在开态条件下，异质结能带为错层式，异质结处隧穿窗口形成，电子从导带直接隧穿到价带，可以获得较高的开态电流。本发明设计的TFET充分发挥了负电容和二维材料的优势，提高了TFET的开态电流，降低了TFET的关态电流。并且由于采用背栅结构，该器件制备工艺简单，与传统的半导体工艺兼容。
根据上述思路，本发明的技术方案如下：
1.一种二维材料异质结背栅负电容隧穿晶体管(如图1所示)，包括：半导体衬底1、第一高k介质层2、铁电材料层3、第二高k介质层4、第一二维材料层5、第二二维材料层6、金属源电极7、金属漏电极8；所述半导体衬底1置于最底层；所述第一高k介质层2、铁电材料层3、第二高k介质层4、第一二维材料层5从下到上依次叠放；所述第二二维材料层6、金属源电极7分别置放于第一二维材料层5上表面；所述金属漏电极8置放于第二二维材料层6上表面。
作为上述方案的进一步说明，所述二维材料异质结背栅负电容隧穿晶体管的第一高k介质层2和第二高k介质层4的厚度均在1-2nm之间，铁电材料层3的厚度在3-5nm之间，第一二维材料层5和第二二维材料层6的厚度均在0.5-2nm之间。
作为上述方案的进一步说明，第一二维材料层5和第二二维材料层6，这两种二维材料形成的异质结能带满足TFET的要求，即一侧的二维材料价带顶和另一侧的二维材料导带底位于k空间同一点，且该晶体管工作在关态时，第一二维材料层5和第二二维材料层6形成的异质结能带为交错式；该晶体管工作在开态条件时，第一二维材料层5和第二二维材料层6形成的异质结能带为错层式。
2.上述二维材料异质结背栅负电容隧穿晶体管的制备方法，包括以下步骤：
S1:选取直径为2英寸、晶向为(100)、电阻率为0.1～0.5Ω·cm、掺杂浓度为1×1018/cm3的P型Si半导体衬底1，并对其进行清洗去除表面的自然氧化物及杂质；
S2:在清洗后的Si半导体衬底1表面通过原子层淀积(ALD)的方法生长厚度为1-2nm的第一高k介质层2；
S3:在S2中制备的第一高k介质层2表面通过ALD的方法生长厚度为3-5nm的铁电材料层3；
S4:在S3中制备的铁电材料层3表面通过ALD的方法生长厚度为1-2nm的第二高k介质层4；
S5:在S4中制备的第二高k介质层4表面通过化学气相淀积(CVD)的方法或者机械剥离和干法转移的方法生长厚度为0.5-2nm的第一二维材料层5；
S6:在S5中制备的第一二维材料层5的一端部分表面通过机械剥离和干法转移的方法或者CVD的方法制备厚度为0.5-2nm的第二二维材料层6；
S7:在S5中制备的第一二维材料层5表面电子束蒸发金属源电极7；
S8:在S6中制备的第二二维材料层6表面电子束蒸发金属漏电极8。
作为上述方案的进一步说明，所述步骤S2和所述步骤S4中的第一高k介质层2和第二k介质层4选自Al2O3、HfO2、La2O3、ZrO2或其它介电常数大于SiO2的绝缘体。
作为上述方案的进一步说明，所述步骤S3中的铁电材料层3选自Hf0.5Zr0.5O2。
作为上述方案的进一步说明，所述第一二维材料层5和所述第二二维材料层6选自MoS2，WS2，MoTe2，WTe2等硫族化合物，且第一二维材料采用化学气象淀积(CVD)或机械剥离和干法转移的方法制得，第二二维材料采用机械剥离和干法转移或化学气象淀积(CVD)的方法制得。
作为上述方案的进一步说明，所述步骤S7的金属源电极7与第一二维材料层5具有较好的粘附性，且能形成的肖特基接触势垒较低，如金属Ti、Al、Ni或Ti/Pt合金等；所述步骤S8的金属漏电极8与第二二维材料层6具有较好的粘附性，且能够与二维材料形成的肖特基接触势垒较低，如金属Ti、Al、Ni或Ti/Pt合金等。
本发明的有益效果：
(1)选取二维材料异质结作为TFET。关态时，二维材料异质结的能带为错层式，异质结一侧的价带位于另一层的禁带中间，无法形成隧穿窗口，即载流子无法从异质结一侧隧穿到另一侧，关态时隧穿电流极低；
(2)选取二维材料异质结作为TFET。开态时，二维材料异质结的能带为交错式，异质结一侧的价带位于另一层的导带之上，形成隧穿窗口，载流子从异质结一侧的价带顶隧穿到另一层的导带底，开态时形成较高的隧穿电流；
(3)二维材料TFET为无掺杂器件，源漏区通过金属源漏电极与二维材料形成的肖特基接触调控。在源漏电极上施加电压，可以控制二维材料异质结的电学掺杂。相比传统的重掺杂TFET，无掺杂TFET避免了TFET的重掺杂工艺，解决传统重掺杂TFET双极导通和掺杂随机波动的问题；
(4)二维材料异质结TFET选取半导体衬底作为背栅，背栅电压可以有效调控器件的开关状态。背栅结构的设计降低了顶栅工艺对二维材料异质结的影响，从而提高器件的开态电流，降低器件的亚阈值摆幅；
(5)传统TFET的栅介质为SiO2或高k材料。本发明将高介电常数的铁电材料引入了栅介质层中，在TFET中实现了负电容效应。负电容的引入有助于TFET在保持极低亚阈值摆幅的基础上提高开态电流。
(6)本发明提出的栅介质为高k/铁电/高k堆叠结构。紧邻半导体衬底和第二二维材料的介质均为高k介质，这有助于降低栅介质和沟道界面处的缺陷，从而提高器件的开态电流，降低器件的关态电流。
附图说明
图1是本发明的二维材料异质结背栅负电容隧穿晶体管剖面示意图；
图2是对半导体衬底进行清洗后的剖面示意图；
图3是在半导体衬底顶部通过ALD生长第一高k介质层后的剖面示意图；
图4是在第一高k介质层顶部通过ALD生长铁电材料层后的剖面示意图；
图5是在铁电材料层顶部通过ALD生长第二高k介质层后的剖面示意图；
图6是在第二高k介质层顶部通过CVD生长第一二维材料层后的剖面示意图；
图7是在第一二维材料层顶部通过机械剥离和干法转移生长第二二维材料层后的剖面示意图；
图8是在第一二维材料层顶部电子束蒸发金属源电极后的剖面示意图；
图9是在第二二维材料层顶部电子束蒸发金属漏电极后的剖面示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合说明书附图和具体实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下结合附图对本发明的技术方案和效果做进一步详细描述。
1、参照图1，一种二维材料异质结背栅负电容隧穿晶体管，包括半导体衬底1、第一高k介质层2、铁电材料层3、第二高k介质层4、第一二维材料层5、第二二维材料层6、金属源电极7、金属漏电极8；半导体衬底1置于最底层；第一高k介质层2、铁电材料层3、第二高k介质层4、第一二维材料层5从下到上依次叠放；第二二维材料层6、金属源电极7分别置放于第一二维材料层5上表面；金属漏电极8置放于第二二维材料层6上表面。
本实施例中，第一高k介质层2和第二高k介质层4的厚度为2nm，铁电材料层3的厚度为4nm，第一二维材料层5、第二二维材料层6的厚度为1nm。
2、实施例1：参照图2至图9，一种二维材料异质结背栅负电容隧穿晶体管的制备方法，包括以下步骤：
步骤1：选取直径为2英寸、晶向为(100)的P型Si衬底，衬底掺杂浓度为1×1018/cm3,电阻率为0.1～0.5Ω·cm。为了去除衬底表面的自然氧化物及杂质，需要对衬底进行清洗，具体步骤如下：
(1)将Si衬底放入丙酮溶液中超声波清洗，清洗时间为5分钟，将丙酮清洗后的衬底放入乙醇溶液中超声波清洗5分钟，最后用去离子水冲洗1分钟，去除Si衬底上的有机物质；
(2)将Si衬底放在比例为1:1:6的盐酸、双氧水、去离子水的混合溶液中清洗，去除Si衬底上的活泼金属、金属氧化物和氢氧化物等杂质；
(3)将Si衬底放在比例为1:50的氢氟酸、去离子水混合溶液中清洗30秒，然后放入去离子水中静置1分钟，重复该步骤5次，去除Si衬底表面的自然氧化物和悬挂键；
(4)用氮***将清洗后的Si衬底吹干，清洗后的Si半导体衬底(1)如图2所示。
步骤2：在清洗后的Si衬底表面通过原子层淀积(ALD)的方法生长厚度为1-2nm的第一高k介质层2氧化铪(HfO2)，具体步骤如下：
(1)选取臭氧作为氧源，选取四乙基甲基氨基铪(TEMAHf)作为铪源；
(2)将ALD设备的反应腔体温度设为350℃，铪源的温度设为90℃，待反应腔体和铪源的温度升高到设定值后，对反应腔体抽真空；
(3)对反应腔体抽真空，然后充入一个大气压的氮气，以此重复3到5次冲洗反应腔体；
(4)将清洗后的衬底放入反应腔体，关闭腔室后将反应腔体抽真空，打开氧源和铪源的气体阀门，向反应腔体冲入臭氧前驱体和铪前驱体，脉冲时间为1秒，载气流量为50sccm，待反应后向反应腔体充入流量为50sccm的氮气冲洗反应腔体，冲洗时间为10秒；
(5)步骤(4)生成的HfO2厚度为一个原子层，重复步骤(4)多次，直至氧化铪的厚度为1-2nm即可；
(6)通过循环生长，待HfO2介质的厚度达到预设值后，在反应腔体中充入氮气，当反应腔体压强升高到大气压后，取出样品；
(7)将生长了HfO2介质的样品在氮气氛围下进行快速退火，退火温度为400℃，退火时间为30秒，生长完HfO2的第一高k介质层2的样品如图3所示。
步骤3：在HfO2介质表面通过ALD的方法生长厚度为3-5nm的铁电材料层3Hf0.5Zr0.5O2，具体步骤如下：
(1)选取臭氧作为氧源，选取四乙基甲基氨基铪(TEMAHf)作为铪源，选取四乙基甲基氨基锆(TEMAZr)作为锆源；
(2)将ALD设备的反应腔体温度设为350℃，铪源和锆源的温度分别设为90℃，待反应腔体和铪源及锆源的温度升高到设定值后，对反应腔体抽真空；
(3)对反应腔体抽真空，然后充入一个大气压的氮气，以此重复3到5次冲洗反应腔体；
(4)将生长了第一高k介质层2HfO2的Si衬底放入反应腔体，关闭腔室后将反应腔体抽真空，打开氧源和铪源的气体阀门，向反应腔体冲入臭氧前驱体和铪前驱体，脉冲时间为1秒，载气流量为50sccm，待反应后向反应腔体充入流量为50sccm的氮气冲洗反应腔体，冲洗时间为10秒；
(5)向反应腔体冲入臭氧前驱体和锆前驱体，脉冲时间为1秒，载气流量为50sccm，待反应后向反应腔体充入流量为50sccm的氮气冲洗反应腔体，冲洗时间为10秒；
(6)步骤(4)和步骤(5)生长后的Hf0.5Zr0.5O2介质为一个单层，重复步骤(4)和步骤(5)多次，直至Hf0.5Zr0.5O2的厚度为3nm到5nm即可；
(7)通过循环生长，待Hf0.5Zr0.5O2介质的厚度达到预设值后，在反应腔体中充入氮气，当反应腔体压强升高到大气压后，取出样品；
(8)将生长了Hf0.5Zr0.5O2介质的样品在氮气氛围下进行快速退火，退火温度为400℃，退火时间为30秒。生长完Hf0.5Zr0.5O2的铁电材料层3的样品如图4所示。
步骤4：在Hf0.5Zr0.5O2铁电材料层3介质表面通过ALD的方法生长厚度为1-2nm的第二高k介质层4HfO2，具体步骤与所述步骤2相同。
生长完第二高k介质层4HfO2的样品如图5所示。
步骤5：在第二高k介质层4HfO2的表面通过化学气相淀积(CVD)的方法生长厚度为0.5-2nm的第一二维材料层5MoS2，具体步骤如下：
(1)选取纯度为99.5％的硫粉末和纯度为99.95％的MoO3粉末分别作为MoS2的硫源和钼源，用电子天枰量取3mg的MoO3粉末和80mg的硫粉末，分别放入两个石英舟中；
(2)MoS2的生长选取单温区CVD管式炉。将步骤4生长完第二高k介质层4HfO2的样品顶部朝下倒扣在放有MoO3粉末的石英舟上，将放有MoO3粉末的石英舟放入CVD石英管中间，将放有硫粉末的石英舟放在CVD石英管上游距离放有MoO3粉末的石英舟15cm处；
(3)在石英管中通入流量为300sccm的氮气，时间为5分钟，排除石英管中的空气，之后，将氮气流量减小到30sccm，同时加热CVD石英管，20分钟内，将石英管温度从室温升高到550℃，然后在10分钟内，将石英管温度从550℃升高到720℃，之后将石英管在720℃的温度下维持5分钟；
(4)石英管停止加热，自然冷却到室温，然后从石英管中取出样品。生长完第一二维材料层5MoS2的样品如图6所示。
步骤6：在第一二维材料层5MoS2的顶部通过机械剥离和干法转移的方法生长厚度为0.5-2nm的第二二维材料层6MoTe2，具体步骤如下：
(1)采用机械剥离的方法，用3M胶带从MoTe2晶体上撕取厚度为0.5-2nm的MoTe2薄膜；
(2)将聚二甲基硅氧烷(PDMS)作为中介层，采用干法转移的方法将3M胶带撕取的MoTe2薄膜转移至PDMS表面；
(3)随后，将PDMS安装在玻璃板上，借助长焦镜头的对准，将PDMS按压在步骤5生长的MoS2表面。此步骤需仔细对准，将MoTe2堆叠在部分MoS2的表面，在MoS2表面堆叠MoTe2薄膜后的样品如图7所示。
步骤7：在第一二维材料层5MoS2的顶部制备金属源电极7，具体步骤如下：
(1)在MoS2和MoTe2堆叠形成的异质结表面涂光刻胶并显影，形成源电极接触的图形区域，形成图形区域后，在超纯水中冲洗2分钟，并在氮气氛围中冲干；
(2)在形成的图形区域中电子束蒸发Ti/Pt金属，Ti的厚度为20nm，Pt的厚度为100nm；
(3)使用剥离液去除残留的光刻胶，并用乙醇和丙酮洗净残留的剥离液，制备完金属源电极7的样品如图8所示。
步骤8：在第二二维材料层6MoTe2的顶部制备金属漏电极8，具体步骤如下：
(1)在MoS2和MoTe2堆叠形成的异质结表面涂光刻胶并显影，形成漏电极接触的图形区域，形成图形区域后，在超纯水中冲洗2分钟，并在氮气氛围中冲干；
(2)在形成的图形区域中电子束蒸发Ti/Au金属，Ti的厚度为20nm，Au的厚度为100nm；
(3)使用剥离液去除残留的光刻胶，并用乙醇和丙酮洗净残留的剥离液。制备完金属漏电极8的样品如图9所示。
实施例2：参照图2至图9，一种二维材料异质结背栅负电容隧穿晶体管的制备方法，包括以下步骤：
步骤1：选取直径为2英寸、晶向为(100)的P型Si衬底，衬底掺杂浓度为1×1018/cm3,电阻率为0.1～0.5Ω·cm。为了去除衬底表面的自然氧化物及杂质，需要对衬底进行清洗，具体步骤如下：
(1)将Si衬底放入丙酮溶液中超声波清洗，清洗时间为5分钟，将丙酮清洗后的衬底放入乙醇溶液中超声波清洗5分钟，最后用去离子水冲洗1分钟，去除Si衬底上的有机物质；
(2)将Si衬底放在比例为1:1:6的盐酸、双氧水、去离子水的混合溶液中清洗，去除Si衬底上的活泼金属、金属氧化物和氢氧化物等杂质；
(3)将Si衬底放在比例为1:50的氢氟酸、去离子水混合溶液中清洗30秒，然后放入去离子水中静置1分钟，重复该步骤5次，去除Si衬底表面的自然氧化物和悬挂键；
(4)用氮***将清洗后的Si衬底吹干，清洗后的Si半导体衬底1如图2所示。
步骤2：在清洗后的Si衬底表面通过原子层淀积(ALD)的方法生长厚度为1-2nm的第一高k介质层2氧化铪(HfO2)，具体步骤如下：
(1)选取臭氧作为氧源，选取四乙基甲基氨基铪(TEMAHf)作为铪源；
(2)将ALD设备的反应腔体温度设为350℃，铪源的温度设为90℃，待反应腔体和铪源的温度升高到设定值后，对反应腔体抽真空；
(3)对反应腔体抽真空，然后充入一个大气压的氮气，以此重复3到5次冲洗反应腔体；
(4)将清洗后的衬底放入反应腔体，关闭腔室后将反应腔体抽真空，打开氧源和铪源的气体阀门，向反应腔体冲入臭氧前驱体和铪前驱体，脉冲时间为1秒，载气流量为50sccm，待反应后向反应腔体充入流量为50sccm的氮气冲洗反应腔体，冲洗时间为10秒；
(5)步骤(4)生成的HfO2厚度为一个原子层，重复步骤(4)多次，直至氧化铪的厚度为1-2nm即可；
(6)通过循环生长，待HfO2介质的厚度达到预设值后，在反应腔体中充入氮气，当反应腔体压强升高到大气压后，取出样品；
(7)将生长了HfO2介质的样品在氮气氛围下进行快速退火，退火温度为400℃，退火时间为30秒，生长完HfO2的第一高k介质层2的样品如图3所示。
步骤3：在HfO2介质表面通过ALD的方法生长厚度为3-5nm的铁电材料层3Hf0.5Zr0.5O2，具体步骤如下：
(1)选取臭氧作为氧源，选取四乙基甲基氨基铪(TEMAHf)作为铪源，选取四乙基甲基氨基锆(TEMAZr)作为锆源；
(2)将ALD设备的反应腔体温度设为350℃，铪源和锆源的温度分别设为90℃，待反应腔体和铪源及锆源的温度升高到设定值后，对反应腔体抽真空；
(3)对反应腔体抽真空，然后充入一个大气压的氮气，以此重复3到5次冲洗反应腔体；
(4)将生长了第一高k介质层2HfO2的Si衬底放入反应腔体，关闭腔室后将反应腔体抽真空，打开氧源和铪源的气体阀门，向反应腔体冲入臭氧前驱体和铪前驱体，脉冲时间为1秒，载气流量为50sccm，待反应后向反应腔体充入流量为50sccm的氮气冲洗反应腔体，冲洗时间为10秒；
(5)向反应腔体冲入臭氧前驱体和锆前驱体，脉冲时间为1秒，载气流量为50sccm，待反应后向反应腔体充入流量为50sccm的氮气冲洗反应腔体，冲洗时间为10秒；
(6)步骤(4)和步骤(5)生长后的Hf0.5Zr0.5O2介质为一个单层，重复步骤(4)和步骤(5)多次，直至Hf0.5Zr0.5O2的厚度为3nm到5nm即可；
(7)通过循环生长，待Hf0.5Zr0.5O2介质的厚度达到预设值后，在反应腔体中充入氮气，当反应腔体压强升高到大气压后，取出样品；
(8)将生长了Hf0.5Zr0.5O2介质的样品在氮气氛围下进行快速退火，退火温度为400℃，退火时间为30秒。生长完Hf0.5Zr0.5O2的铁电材料层3的样品如图4所示。
步骤4：在Hf0.5Zr0.5O2铁电材料层3介质表面通过ALD的方法生长厚度为1-2nm的第二高k介质层4HfO2，具体步骤与所述步骤2相同。
生长完第二高k介质层4HfO2的样品如图5所示。
步骤5：在第二高k介质层4HfO2的表面通过机械剥离和干法转移的方法生长厚度为0.5-2nm的第一二维材料层5MoS2，具体步骤如下：
(1)采用机械剥离的方法，用3M胶带从MoS2晶体上撕取厚度为0.5-2nm的MoS2薄膜；
(2)将聚二甲基硅氧烷(PDMS)作为中介层，采用干法转移的方法将3M胶带撕取的MoS2薄膜转移至PDMS表面；
(3)随后，将PDMS安装在玻璃板上，借助长焦镜头的对准，将PDMS按压在步骤4生长的HfO2表面。此步骤需仔细对准，将HfO2堆叠在HfO2的表面，在HfO2表面堆叠MoS2薄膜后的样品如图6所示。
步骤6：在第一二维材料层5MoS2的顶部通过化学气相淀积(CVD)的方法生长厚度为0.5-2nm的第二二维材料层6MoTe2，具体步骤如下：
(1)选取纯度为99.95％的MoO3粉末作为MoTe2的钼源，用电子天枰量取3mg的MoO3粉末放入石英舟中；
(2)选取单温区CVD管式炉。将步骤5生长完第一二维材料5MoS2的样品顶部朝下倒扣在放有MoO3粉末的石英舟上，将放有MoO3粉末的石英舟放入CVD石英管中间；
(3)在石英管中通入流量为300sccm的氮气，时间为5分钟，排除石英管中的空气，之后，将氮气流量减小到30sccm，同时加热CVD石英管，20分钟内，将石英管温度从室温升高到550℃。随后通入1sccm的氢气作为还原剂，炉温继续在10分钟内升高至720℃并维持5分钟；
(4)石英管停止加热，自然冷却到室温，然后从石英管中取出样品。此时在生长完第一二维材料层5MoS2顶部生长有MoO2薄膜。
(5)选取纯度为99.5％的碲粉末作为MoTe2的碲源，用电子天枰量取80mg的碲粉末，放入石英舟中；
(6)将步骤(4)生长完MoO2薄膜的样品顶部朝上放在石英舟上，并将该石英舟放在CVD石英管中间，将放有碲粉末的石英舟放在CVD石英管上游距离放有MoO2薄膜的石英舟15cm处；
(7)在石英管中通入流量为300sccm的氮气，时间为5分钟，排除石英管中的空气。随后，CVD管式炉通入4sccm/3sccm的氢气/氮气混合气体作为载气，同时加热CVD石英管，20分钟内，将石英管温度从室温升高到550℃，然后在10分钟内，将石英管温度从550℃升高到720℃，之后将石英管在720℃的温度下维持5分钟；
(8)石英管停止加热，自然冷却到室温，然后从石英管中取出样品。生长完第二二维材料层6MoTe2的样品如图7所示。
步骤7：在第一二维材料层5MoS2的顶部制备金属源电极7，具体步骤如下：
(1)在MoS2和MoTe2堆叠形成的异质结表面涂光刻胶并显影，形成源电极接触的图形区域，形成图形区域后，在超纯水中冲洗2分钟，并在氮气氛围中冲干；
(2)在形成的图形区域中电子束蒸发Ti/Pt金属，Ti的厚度为20nm，Pt的厚度为100nm；
(3)使用剥离液去除残留的光刻胶，并用乙醇和丙酮洗净残留的剥离液，制备完金属源电极7的样品如图8所示。
步骤8：在第二二维材料层6MoTe2的顶部制备金属漏电极8，具体步骤如下：
(1)在MoS2和MoTe2堆叠形成的异质结表面涂光刻胶并显影，形成漏电极接触的图形区域，形成图形区域后，在超纯水中冲洗2分钟，并在氮气氛围中冲干；
(2)在形成的图形区域中电子束蒸发Ti/Au金属，Ti的厚度为20nm，Au的厚度为100nm；
(3)使用剥离液去除残留的光刻胶，并用乙醇和丙酮洗净残留的剥离液。制备完金属漏电极8的样品如图9所示。
至此，一种二维材料异质结背栅负电容隧穿晶体管即制备完成。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化和替换，都应涵盖在本发明的保护范围之内。
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