阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 林相吾 于 2018-12-29 设计创作，主要内容包括：一种半导体装置包括：时钟控制电路,其响应于省电模式信号和时钟而产生周期性地转变的多个锁存控制时钟,并且将多个锁存控制时钟中的每个锁存控制时钟分别锁定到多个电平中的一个,而与时钟无关。所述半导体装置还包括锁存电路,其响应于多个锁存控制时钟而储存输入信号,并将所储存的信号作为输出信号输出。(A semiconductor device includes: a clock control circuit that generates a plurality of latch control clocks that periodically transition in response to the power saving mode signal and the clock, and locks each of the plurality of latch control clocks to one of a plurality of levels, respectively, regardless of the clock. The semiconductor device further includes a latch circuit that stores an input signal in response to a plurality of latch control clocks and outputs the stored signal as an output signal.)

半导体装置

相关申请的交叉引用

本申请要求2018年5月31日向韩国知识产权局提交的申请号为10-2018-0063011的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体而言涉及一种半导体集成电路，更具体而言，涉及一种半导体装置。

背景技术

半导体装置被配置为当其以高速操作时同步于时钟来操作。此外，为了实现低功耗，半导体装置被配置为进入省电模式，例如，断电模式、自刷新模式或功率门控模式。

当半导体装置进入省电模式时，仅包括在半导体装置中的许多内部电路中的一些被激活，而其他电路被去激活。

在同步于时钟操作的内部电路之中，特别是在响应于时钟而储存输入信号的锁存电路中(例如，在触发器中)，当浮置的输入信号或时钟在省电模式下被输入时可以改变所储存的信号的电平。

发明内容

在一个实施例中，一种半导体装置包括时钟控制电路，所述时钟控制电路响应于省电模式信号和时钟而产生周期性地转变的多个锁存控制时钟中，并且将多个锁存控制时钟中的每个锁存控制时钟分别锁定到多个电平中的一个，而与时钟无关。所述半导体装置还包括锁存电路，所述锁存电路响应于所述多个锁存控制时钟而储存输入信号，并且将所储存的信号作为输出信号输出。

附图说明

图1示出了根据一个实施例的半导体装置的配置图。

图2示出了图1中的时钟控制电路的配置图。

图3示出了图1的锁存电路的配置图。

具体实施方式

在下文中，下面参考附图并通过各种示例实施例来描述半导体装置。

在本文中描述了一种半导体装置，其中即使在省电模式下输入时钟或输入信号，先前储存的信号的电平也没有变化。

根据一个实施例的半导体装置，在省电模式下，因为先前储存的信号的电平没有变化，所以当省电模式被切换至正常模式时，可以去除半导体装置的异常操作。

根据一个实施例的半导体装置可以基本上将先前储存的信号保持在省电模式，当省电模式被切换至正常模式时响应于时钟而储存输入信号，以及将所储存的信号作为输出信号输出。

图1示出了根据一个实施例的半导体装置300的配置图，其中，半导体装置300可以包括：功率晶体管TR、时钟驱动器50、时钟控制电路100和锁存电路200。

功率晶体管TR可以响应于省电模式信号PG_EN而将电压(例如，低电压：V_L)传送至时钟驱动器50。例如，当省电模式信号PG_EN被禁止时，功率晶体管TR可以将低电压V_L传送至时钟驱动器50。当省电模式信号PG_EN被使能时，功率晶体管TR可以阻止低电压V_L传送至时钟驱动器50。

当从功率晶体管TR接收到低电压V_L时，时钟驱动器50可以驱动所述驱动时钟CLK_dr(也简称为时钟)并且将驱动时钟CLK_dr传送至时钟控制电路100。当未从功率晶体管TR接收到低电压V_L时，功率晶体管TR可以形成从其输出驱动时钟CLK_dr的、处于浮置状态的节点，即时钟驱动器50和时钟控制电路100通过该节点彼此电连接。如所示，时钟驱动器从外部组件或半导体装置内部的另一个组件接收输入时钟CLK。

时钟控制电路100可以响应于省电模式信号PG_EN和驱动时钟CLK_dr而分别产生第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb。例如，当省电模式信号PG_EN被禁止时，时钟控制电路100可以响应于驱动时钟CLK_dr而产生第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb。当省电模式信号PG_EN被使能时，时钟控制电路100可以将第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb中的每个锁存控制时钟锁定至特定电平，而与驱动时钟CLK_dr无关。对于各种实施例，时钟CLK、驱动时钟CLK_dr和锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb表示由时钟驱动器50、时钟控制电路和/或锁存电路发送或接收的信号。

锁存电路200可以响应于第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb而储存输入信号IN_s，并且将所储存的信号作为输出信号OUT_s输出。此外，锁存电路200可以响应于第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb而将所储存的信号作为输出信号OUT_s输出，而与输入信号IN_s无关。例如，当从时钟控制电路100接收到第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb(其响应于驱动时钟CLK_dr而改变电压电平)时，锁存电路200可以响应于第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb而储存输入信号IN_s，并且将所储存的信号作为输出信号OUT_s输出。当从时钟控制电路100接收到已经锁定至特定电平而与驱动时钟CLK_dr无关的第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb时，锁存电路200可以仅将所储存的信号(与输入信号IN_s无关)作为输出信号OUT_s输出。

图2示出了图示图1中所示的时钟控制电路100的配置的示图。

时钟控制电路100可以包括：第一控制反相器电路111、第二控制反相器电路112、第三控制反相器电路113和第四控制反相器电路114以及第一电平锁定电路121、第二电平锁定电路122、第三电平锁定电路123和第四电平锁定电路124。

当省电模式信号PG_EN被禁止为高电平时，第一控制反相器电路111可以被激活，并且可以将驱动时钟CLK_dr进行反相以输出第二锁存控制时钟CLK_Ab。当省电模式信号PG_EN被使能为低电平时，第一控制反相器电路111可以被去激活。

第一控制反相器电路111可以包括第一晶体管P1、第二晶体管N1和第三晶体管N2。对于第一晶体管P1，驱动时钟CLK_dr被输入至其栅极，并且高电压V_H被施加至其源极。对于第二晶体管N1，驱动时钟CLK_dr被输入至其栅极，第一晶体管P1的漏极电连接至第二晶体管N1的漏极。对于第三晶体管N2，省电模式信号PG_EN被输入至其栅极，第二晶体管N1的源极电连接至第三晶体管N2的漏极，并且低电压V_L被施加至第三晶体管N2的源极。高电压V_H的电压电平可以高于低电压V_L的电压电平。第二锁存控制时钟CLK_Ab从第一晶体管P1和第二晶体管N1经由其彼此电连接的节点输出。

当省电模式信号PG_EN被禁止为高电平时，第二控制反相器电路112可以被激活，并且将第二锁存控制时钟CLK_Ab进行反相以输出第一锁存控制时钟CLK_A。当省电模式信号PG_EN被使能为低电平时，第二控制反相器电路112可以被去激活。

第二控制反相器电路112可以包括第四晶体管P2、第五晶体管N3和第六晶体管N4。对于第四晶体管P2，第二锁存控制时钟CLK_Ab被输入至其栅极，并且高电压V_H被施加至其源极。对于第五晶体管N3，第二锁存控制时钟CLK_Ab输入至其栅极，并且第四晶体管P2的漏极电连接至第五晶体管N3的漏极。对于第六晶体管N4，省电模式信号PG_EN被输入至其栅极，第五晶体管N3的源极电连接至第五晶体管N3的漏极，并且低电压V_L被施加至第五晶体管N3的源极。第一锁存控制时钟CLK_A从第四晶体管P2和第五晶体管N3经由其彼此电连接的节点输出。

当省电模式信号PG_EN被禁止为高电平时，第三控制反相器电路113可以被激活，并且将驱动时钟CLK_dr进行反相以输出第四锁存控制时钟CLK_Bb。当省电模式信号PG_EN被使能为低电平时，第三控制反相器电路113可以被去激活。

第三控制反相器电路113可以包括第七晶体管P3、第八晶体管N5和第九晶体管N6。对于第七晶体管P3，驱动时钟CLK_dr被输入至其栅极，并且高电压V_H被施加至其源极。对于第八晶体管N5，驱动时钟CLK_dr被输入至其栅极，并且第七晶体管P3的漏极电连接至第八晶体管N5的漏极。在第九晶体管N6中，省电模式信号PG_EN被输入至其栅极，第八晶体管N5的源极电连接至第九晶体管N6的漏极，并且低电压V_L被施加至第九晶体管N6的源极。第四锁存控制时钟CLK_Bb从第七晶体管P3和第八晶体管N5经由其彼此电连接的节点输出。

当省电模式信号PG_EN被禁止为高电平时，第四控制反相器电路114可以被激活，并且将第四锁存控制时钟CLK_Bb进行反相以输出第三锁存控制时钟CLK_B。当省电模式信号PG_EN被使能为低电平时，第四控制反相器电路114可以被去激活。

第四控制反相器电路114可以包括第十晶体管P4、第十一晶体管N7和第十二晶体管N8。对于第十晶体管P4，第四锁存控制时钟CLK_Bb被输入至其栅极，并且高电压V_H被施加至其源极。对于第十一晶体管N7，第四锁存控制时钟CLK_Bb输入至其栅极，并且第十晶体管P4的漏极电连接至第十一晶体管N7的漏极。对于第十二晶体管N8，省电模式信号PG_EN被输入至其栅极，第十一晶体管N7的源极电连接至第十二晶体管N8的漏极，并且低电压V_L被施加至第十二晶体管N8的源极。第三锁存控制时钟CLK_B从第十晶体管P4和第十一晶体管N7经由其彼此电连接的节点输出。

第一控制反相器电路111和第三控制反相器电路113经由其接收驱动时钟CLK_dr的节点被称为第一节点N_A，第一控制反相器电路111和第二控制反相器电路112经由其彼此电连接的节点被称为第二节点N_B，并且第二控制反相器电路112经由其输出第一锁存控制时钟CLK_A的节点被称为第三节点N_C。第三控制反相器电路113和第四控制反相器电路114经由其彼此电连接的节点被称为第四节点N_D，并且第四控制反相器电路114经由其输出第三锁存控制时钟CLK_B的节点被称为第五节点N_E。

第一电平锁定电路121可以响应于省电模式信号PG_EN而将驱动时钟CLK_dr锁定至高电平。例如，当省电模式信号PG_EN被使能为低电平时，第一电平锁定电路121可以通过将高电压V_H施加至第一节点N_A而将第一节点N_A锁定至高电平，而与驱动时钟CLK_dr无关。在这种情况下，第一控制反相器电路111可以允许其自己的输出节点浮置。

第一电平锁定电路121可以包括第十三晶体管P5。对于第十三晶体管P5，省电模式信号PG_EN被输入至其栅极，高电压V_H被施加至其源极，并且第一节点N_A电连接至其漏极。

第二电平锁定电路122可以响应于省电模式信号PG_EN而将第二节点N_B锁定至低电平。例如，当省电模式信号PG_EN被使能为低电平时，第二电平锁定电路122可以通过将低电压V_L施加至第二节点N_B而将第二锁存控制时钟CLK_Ab锁定为低电平。在这种情况下，第二控制反相器电路112可以接收转变为低电平的第二锁存控制时钟CLK_Ab，并且第二控制反相器电路112的晶体管P2可以上拉其自己的输出节点以将第一锁存控制时钟CLK_A锁定至高电平。

第二电平锁定电路122可以包括第十四晶体管N9。对于第十四晶体管N9，省电模式信号PG_EN的反相信号PG_ENb被输入至其栅极，第二节点N_B电连接至其漏极，并且低电压V_L被施加至其源极。

第三电平锁定电路123可以响应于省电模式信号PG_EN而将第四节点N_D锁定至高电平。例如，当省电模式信号PG_EN被使能为低电平时，第三电平锁定电路123可以通过将高电压V_H施加至第四节点N_D而将第四锁存控制时钟CLK_Bb锁定至高电平。

第三电平锁定电路123可以包括第十五晶体管P6。对于第十五晶体管P6，省电模式信号PG_EN被输入至其栅极，高电压V_H被施加至其源极，并且第四节点N_D电连接至其漏极。

第四电平锁定电路124可以响应于省电模式信号PG_EN而将第五节点N_E锁定至低电平。例如，当省电模式信号PG_EN被使能为低电平时，第四电平锁定电路124可以通过将低电压V_L施加至第五节点N_E而将第三锁存控制时钟CLK_B锁定至低电平。

第四电平锁定电路124可以包括第十六晶体管N10。对于第十六晶体管N10，省电模式信号PG_EN的反相信号PG_ENb被输入至其栅极，第五节点N_E电连接至其漏极，并且低电压V_L被施加至其源极。

图3示出了图示图1中所示的锁存电路200的配置的示图。

锁存电路200可以包括第一传输门PG1和第二传输门PG2以及第一锁存单元210和第二锁存单元220。

响应于第一锁存控制时钟CLK_A和第二锁存控制时钟CLK_Ab，第一传输门PG1可以将输入信号IN_s传送至第一锁存单元210或者可以阻止输入信号IN_s传送至第一锁存单元210。例如，当第一锁存控制时钟CLK_A处于低电平而第二锁存控制时钟CLK_Ab处于高电平时，第一传输门PG1将输入信号IN_s传送至第一锁存单元210。当第一锁存控制时钟CLK_A处于高电平并且第二锁存控制时钟CLK_Ab处于低电平时，第一传输门PG1阻止输入信号IN_s传送至第一锁存单元210。

在第一传输门PG1中，第二锁存控制时钟CLK_Ab被输入至第一控制端子，第一锁存控制时钟CLK_A被输入至第二控制端子，输入信号IN_s被输入至输入端子，并且第一锁存单元210电连接至输出端子。

第一锁存单元210可以储存从第一传输门PG1传送的信号，并且将储存的信号传送至第二传输门PG2。

第一锁存单元210可以包括第一反相器IV1和第二反相器IV2。在第一反相器IV1中，第一传输门PG1电连接至输入端子，第二传输门PG2电连接至输出端子。在第二反相器IV2中，第一反相器IV1的输出端子电连接至输入端子，并且第一反相器IV1的输入端子电连接至输出端子。

响应于第三锁存控制时钟CLK_B和第四锁存控制时钟CLK_Bb，第二传输门PG2可以将第一锁存单元210的输出信号传送至第二锁存单元220或者将第一锁存单元210和第二锁存单元220彼此分开。例如，当第三锁存控制时钟CLK_B处于低电平而第四锁存控制时钟CLK_Bb处于高电平时，第二传输门PG2将第一锁存单元210和第二锁存单元220彼此分开。当第三锁存控制时钟CLK_B处于高电平而第四锁存控制时钟CLK_Bb处于低电平时，第二传输门PG2将第一锁存单元210的输出信号传送至第二锁存单元220。

在第二传输门PG2中，第三锁存控制时钟CLK_B被输入至第一控制端子，第四锁存控制时钟CLK_Bb被输入至第二控制端子，第一锁存单元210电连接至输入端子，并且第二锁存单元220电连接至输出端子。

第二锁存单元220可以储存从第二传输门PG2传输的信号，并且将所储存的信号作为输出信号OUT_s传送。

第二锁存单元220可以包括第三反相器IV3和第四反相器IV4。在第三反相器IV3中，第二传输门PG2电连接至输入端子，并且输出信号OUT_s被从输出端子输出。在第四反相器IV4中，第三反相器IV3的输出端子电连接至输入端子，并且第三反相器IV3的输入端子电连接至输出端子。

在下文中，描述了如上所述配置的半导体装置300的操作。

下面的描述提供了在当前模式不是省电模式时(即，当前模式是正常模式时)半导体装置300的操作。省电模式可以包括用于降低在半导体装置300中消耗的功率的模式(例如，断电模式、功率门控模式、自刷新模式等)。

在下文中，参照图2来描述在正常模式下的时钟控制电路100的操作。

在正常模式中，省电模式信号PG_EN被禁止为高电平。

通过接收被禁止为高电平的省电模式信号PG_EN来激活第一控制反相器电路111至第四控制反相器电路114。

被激活的第一控制反相器电路111将驱动时钟CLK_dr进行反相以输出第二锁存控制时钟CLK_Ab。

被激活的第二控制反相器电路112将第二锁存控制时钟CLK_Ab进行反相以输出第一锁存控制时钟CLK_A。

被激活的第三控制反相器电路113将驱动时钟CLK_dr进行反相以输出第四锁存控制时钟CLK_Bb。

被激活的第四控制反相器电路114将第四锁存控制时钟CLK_Bb进行反相以输出第三锁存控制时钟CLK_B。

简言之，在正常模式中，根据一个实施例的时钟控制电路100响应于驱动时钟CLK_dr而产生周期性转变的第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb。如本文中所使用的，短语“周期性转变”意味着锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb中的一个或更多个在电压电平之间切换，例如，在高电压电平与低电压电平之间切换，也称为在不同时间处的电平。在某些情况下，电平相对于彼此高和低。也就是说，高电平比低电平大。

在下文中，参考图3描述了锁存电路200的操作，锁存电路200接收周期性转变的第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb。

第一传输门PG1和第二传输门PG2可以接收周期性转变的第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb，将输入信号IN_s传送至第一锁存单元210，并且将储存在第一锁存单元210中的信号传送至第二锁存单元220。在这种情况下，第一锁存单元210接收并储存从第一传输门PG1传送来的信号，并且将所储存的信号传送至第二传输门PG2。第二锁存单元220接收并储存从第二传输门PG2传送来的信号，并且将所储存的信号作为输出信号OUT_s输出。

结果，在正常模式中，根据一个实施例的半导体装置300可以响应于时钟而执行用于储存输入信号并且将所储存的信号作为输出信号输出的操作。

在下文中，根据一个实施例，描述了在省电模式下时钟控制电路100的操作。

参照图2来描述在省电模式下时钟控制电路100的操作。

在省电模式下，省电模式信号PG_EN被使能为低电平。

通过接收被使能为低电平的省电模式信号PG_EN来去激活第一控制反相器电路111至第四控制反相器电路114。

第一电平锁定电路121接收被使能为低电平的省电模式信号PG_EN，并且将第一节点N_A锁定至高电平。

第二电平锁定电路122接收被使能为低电平的省电模式信号PG_EN，并且将第二节点N_B锁定至低电平。也就是说，第二锁存控制时钟CLK_Ab被锁定至低电平。当第二锁存控制时钟CLK_Ab处于低电平时，第二控制反相器电路112的第四晶体管P2被接通并且将第三节点N_C锁定至高电平。因此，在省电模式下，当第三节点N_C被锁定至高电平时，第一锁存控制时钟CLK_A被锁定至高电平。

第三电平锁定电路123接收被使能为低电平的省电模式信号PG_EN，并且将第四节点N_D锁定至高电平。当第四节点N_D被锁定至高电平时，第四锁存控制时钟CLK_Bb被锁定至高电平。

第四电平锁定电路124接收被使能为低电平的省电模式信号PG_EN，并且将第五节点N_E锁定至低电平。当第五节点N_E被锁定至低电平时，第三锁存控制时钟CLK_B被锁定至低电平。

简言之，在省电模式下，根据一个实施例的时钟控制电路100将第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb锁定至特定电平，而与驱动时钟CLK_dr无关。

在下文中，参照图3描述了锁存电路200的操作，锁存电路200接收被锁定至特定电平的第一锁存控制时钟至第四锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb。

第一传输门PG1接收被锁定至高电平的第一锁存控制时钟CLK_A和被锁定至低电平的第二锁存控制时钟CLK_Ab，并且阻止输入信号IN_s传送至第一锁存单元210。在省电模式的情况下，因为第一锁存单元210没有通过第一传输门PG1接收输入信号IN_s，所以第一锁存单元210储存在进入省电模式之前储存的信号。

第二传输门PG2接收被锁定至低电平的第三锁存控制时钟CLK_B和被锁定至高电平的第四锁存控制时钟CLK_Bb，并且将第一锁存单元210和第二锁存单元220彼此分开。在省电模式的情况下，因为第二锁存单元220通过第二传输门PG2与第一锁存单元210分开，所以第二锁存单元220储存在进入省电模式之前储存的信号并且将所储存的信号作为输出信号OUT_s输出。

结果，在省电模式下，根据一个实施例的半导体装置300可以执行用于储存在进入省电模式之前储存的信号并且将所储存的信号作为输出信号输出的操作。

根据一个实施例的半导体装置300可以在省电模式下将输入了驱动时钟CLK_dr的第一节点N_A锁定至高电平，从而防止驱动时钟CLK_dr浮置以及在驱动时钟CLK_dr中发生毛刺分量。此外，在省电模式下，根据一个实施例的半导体装置300可以将输入至锁存电路的多个锁存控制时钟CLK_A、CLK_Ab、CLK_B和CLK_Bb锁定至特定电平，从而阻止了多个锁存单元210和220的相应输入，并且基本上保持在省电模式之前储存的信号。

尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅用作示例并且表示有限数量的可能实施例。因此，不应基于所描述的实施例来限制本文描述的半导体装置300。