地址计数电路及包括地址计数电路的半导体装置
阅读说明：本技术 地址计数电路及包括地址计数电路的半导体装置 (Address counting circuit and semiconductor device including the same ) 是由 李完燮 于 2020-10-21 设计创作，主要内容包括：地址计数电路及包括地址计数电路的半导体装置。一种地址计数电路包括：共享地址计数电路,其被配置为通过在计数时钟信号的第一沿和第二沿对外部起始地址进行计数,来生成第一共享地址和第二共享地址；以及锁存电路,其包括多个锁存器,所述多个锁存器被配置为分别共享第一共享地址和第二共享地址,并通过根据多个锁存时钟信号锁存第一共享地址和第二共享地址,来生成多个列地址。(An address counting circuit and a semiconductor device including the same. An address counting circuit includes: a shared address counting circuit configured to generate a first shared address and a second shared address by counting an external start address at a first edge and a second edge of a count clock signal; and a latch circuit including a plurality of latches configured to share the first and second shared addresses, respectively, and to generate a plurality of column addresses by latching the first and second shared addresses according to a plurality of latch clock signals.)
技术领域
各个实施方式通常可以涉及半导体电路，并且更具体地，涉及地址计数电路及包括该地址计数电路的半导体装置。
背景技术
半导体装置可以将整个存储器区域划分为多个单位存储器区域(例如，多个存储器体)，并控制多个单位存储器区域。
半导体装置(例如，非易失性存储器装置)可以通过依次增加多个存储器体的列地址，对多个存储器体执行数据输入和输出。
半导体装置可以不可避免地包括被配置为增加列地址的地址计数电路。可以通过改进地址计数电路的设计方案来提高半导体装置的性能。
发明内容
在本公开的一个实施方式中，一种地址计数电路可以包括：共享地址计数电路，其被配置为通过在计数时钟信号的第一沿和第二沿对外部起始地址进行计数，来生成第一共享地址和第二共享地址；以及锁存电路，其包括多个锁存器，所述多个锁存器被配置为分别共享第一共享地址和第二共享地址，并通过根据多个锁存时钟信号锁存第一共享地址和第二共享地址，来生成多个列地址。
在本公开的一个实施方式中，一种半导体装置可以包括：存储器区域，其包括多个单位存储器区域；以及地址计数电路，其被配置为通过在计数时钟信号的第一沿和第二沿对外部起始地址进行计数，来生成第一共享地址和第二共享地址，并且通过根据多个锁存时钟信号锁存第一共享地址和第二共享地址，来生成与多个单位存储器区域相对应的多个列地址。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本公开的主题的上述和其它方面、特征和优点，在附图中：
图1是例示了本公开的一个实施方式的半导体装置的配置的图；
图2是例示了图1的时钟信号生成电路的配置的图；
图3是根据本公开的一个实施方式的半导体装置中的地址计数电路的操作定时图；
图4是例示了根据本公开的另一实施方式的半导体装置的配置的图；
图5是例示了图4的时钟信号生成电路的配置的图；以及
图6是根据本公开的另一实施方式的半导体装置中的地址计数电路的操作定时图。
具体实施方式
参照附图详细描述了本教导的各种实施方式。附图是各种实施方式(和中间结构)的示意图。这样，将预期到由于例如制造技术和/或公差所导致的示例的配置和形状的变形。因此，所描述的实施方式不应被解释为限于本文所例示的特定配置和形状，而是可以包括不偏离所附权利要求中所限定的本教导的精神和范围的配置和形状的偏差。
这里参考本教导的理想实施方式的截面和/或平面例示来描述本教导。然而，本教导的实施方式不应被解释为限制本教导。尽管示出并描述了本教导的一些实施方式，但是本领域普通技术人员将理解，可以在不脱离本教导的原理和精神的情况下对这些实施方式进行改变。
提供了一种可以能够有效地控制地址并减小电路面积的地址计数电路及包括该地址计数电路的半导体装置的实施方式。
图1是例示了根据一个实施方式的半导体装置的配置的图。
参照图1，根据实施方式的半导体装置10可以包括地址计数电路11和存储器区域13。
存储器区域13可以包括多个单位存储器区域，例如，多个存储器体BK0、BK1、BK2和BK3。
多个存储器体BK0至BK3中的每一个可以包括动态随机存取存储器(DRAM)单元或NAND闪存单元。
地址计数电路11可以通过将具有彼此不同的值的多个权重加到从半导体装置10的外部提供的起始地址(以下，称为外部起始地址)ADDEX<14：0>，来生成多个第一初步列地址ADDi1<B0：B3><14：0>，并通过根据多个计数时钟信号CKCNT<B0：B3>对多个第一初步列地址ADDi1<B0：B3><14：0>进行计数，来生成多个列地址ADDC<B0：B3><14：0>。
地址计数电路11可以通过根据多个计数时钟信号CKCNT<B0：B3>对多个第一初步列地址ADDi1<B0：B3><14：0>进行计数，来生成多个第二初步列地址ADDi2<B0：B3><14：0>，并通过根据多个锁存时钟信号CKLT<B0：B3>锁存多个第二初步列地址ADDi2<B0：B3><14：0>，来生成多个列地址ADDC<B0：B3><14：0>。
在实施方式中，已经例示了存储器区域13由四个存储器体配置并且地址计数电路11还被配置为生成与四个存储器体相对应的列地址的示例，但是地址计数电路11的配置也可以根据存储器区域13的配置的变化而改变。
地址计数电路11可以包括地址调整器20和计数电路40。
地址计数电路11还可以包括锁存电路60和时钟信号生成电路80。
地址调整器20可以通过将具有彼此不同的值的多个权重加至外部起始地址ADDEX<14：0>，来生成多个第一初步列地址ADDi1<B0：B3><14：0>。
地址调整器20可以通过将具有彼此不同的值的多个权重加至外部起始地址ADDEX<14：0>的位<2：0>，来生成多个第一初步列地址ADDi1<B0：B3><14：0>。
地址调整器20可以包括多个加法器21至24。
第一加法器21可以通过将权重110b加至外部起始地址ADDEX<14：0>来生成第一初步列地址ADDi1<B0><14：0>。
第一加法器21可以通过将权重110b加到外部起始地址ADDEX<14：0>的位<2：0>，来生成第一初步列地址ADDi1<B0><14：0>。
第二加法器22可以通过将权重100b加至外部起始地址ADDEX<14：0>，来生成第一初步列地址ADDi1<B1><14：0>。
第二加法器22可以通过将权重100b加至外部起始地址ADDEX<14：0>的位<2：0>，来生成第一初步列地址ADDi1<B1><14：0>。
第三加法器23可以通过将权重010b加至外部起始地址ADDEX<14：0>，来生成第一初步列地址ADDi1<B2><14：0>。
第三加法器23可以通过将权重010b加至外部起始地址ADDEX<14：0>的位<2：0>，来生成第一初步列地址ADDi1<B2><14：0>。
第四加法器24可以通过将权重000b加至外部起始地址ADDEX<14：0>来生成第一初步列地址ADDi1<B3><14：0>。
第四加法器24可以通过将权重000b加至外部起始地址ADDEX<14：0>的位<2：0>，来生成第一初步列地址ADDi1<B3><14：0>。
计数电路40可以通过根据多个计数时钟信号CKCNT<B0：B3>对多个第一初步列地址ADDi1<B0：B3><14：0>进行计数，来生成多个第二初步列地址ADDi2<B0：B3><14：0>。
计数电路40可以包括多个计数器41至44。
第一计数器41可以通过根据计数时钟信号CKCNT<B0>对第一初步列地址ADDi1<B0><14：0>进行计数，来改变(例如，增加)第二初步列地址ADDi2<B0><14：0>的值。
第二计数器42可以通过根据计数时钟信号CKCNT<B1>对第一初步列地址ADDi1<B1><14：0>进行计数，来改变(例如，增加)第二初步列地址ADDi2<B1><14：0>的值。
第三计数器43可以通过根据计数时钟信号CKCNT<B2>对第一初步列地址ADDi1<B2><14：0>进行计数，来改变(例如，增加)第二初步列地址ADDi2<B2><14：0>的值。
第四计数器44可以通过根据计数时钟信号CKCNT<B3>对第一初步列地址ADDi1<B3><14：0>进行计数，来改变(例如，增加)第二初步列地址ADDi2<B3><14：0>的值。
锁存电路60可以通过根据多个锁存时钟信号CKLT<B0：B3>锁存多个第二初步列地址ADDi2<B0：B3><14：0>，来生成多个列地址ADDC<B0：B3><14：0>。
锁存电路60可以包括多个锁存器61至64。
第一锁存器61可以通过根据锁存时钟信号CKLT<B0>锁存第二初步列地址ADDi2<B0><14：0>，来生成列地址ADDC<B0><14：0>。
第二锁存器62可以通过根据锁存时钟信号CKLT<B1>锁存第二初步列地址ADDi2<B1><14：0>，来生成列地址ADDC<B1><14：0>。
第三锁存器63可以通过根据锁存时钟信号CKLT<B2>锁存第二初步列地址ADDi2<B2><14：0>，来生成列地址ADDC<B2><14：0>。
第四锁存器64可以通过根据锁存时钟信号CKLT<B3>锁存第二初步列地址ADDi2<B3><14：0>，来生成列地址ADDC<B3><14：0>。
时钟信号生成电路80可以根据从半导体装置10的外部提供的时钟信号(以下，称为外部时钟信号)CLK、第一使能信号EN1和第二使能信号EN2，生成多个计数时钟信号CKCNT<B0：B3>和多个锁存时钟信号CKLT<B0：B3>。
列地址ADDC<B0><14：0>可以被提供给多个存储器体BK0至BK3当中的第一存储器体BK0，列地址ADDC<B1><14：0>可以被提供给第二存储器体BK1，列地址ADDC<B2><14：0>可以被提供给第三存储器体BK2，并且列地址ADDC<B3><14：0>可以被提供给第四存储器体BK3。
从外部输入的第一数据可以存储在与列地址ADDC<B0><14：0>相对应的第一存储器体BK0的存储器单元中。
从外部输入的第二数据可以存储在与列地址ADDC<B1><14：0>相对应的第二存储器体BK1的存储器单元中。
从外部输入的第三数据可以存储在与列地址ADDC<B2><14：0>相对应的第三存储器体BK2的存储器单元中。
从外部输入的第四数据可以存储在与列地址ADDC<B3><14：0>相对应的第四存储器体BK3的存储器单元中。
第一数据、第二数据、第三数据和第四数据可以从外部依次输入，以匹配半导体装置10的操作特性。
图2是例示了图1的时钟信号生成电路的配置的图。
参照图2，时钟信号生成电路80可以包括计数时钟信号生成电路81和锁存时钟信号生成电路82。
计数时钟信号生成电路81可以根据电源电压电平、外部时钟信号CLK和第一使能信号EN1，来生成多个计数时钟信号CKCNT<B0：B3>。
计数时钟信号生成电路81可以包括多个触发器(DFF)81-1至81-4。
多个触发器81-1至81-4可以共同接收外部时钟信号CLK和第一使能信号EN1。
多个触发器81-1至81-4当中的最前面的触发器81-1可以被配置为根据外部时钟信号CLK接收电源电压电平，并且其它触发器81-2至81-4中的每一个可以被配置为根据外部时钟信号CLK接收其对应的前级触发器(81-1至81-3)的输出。
在第一使能信号EN1的激活时段期间，多个触发器81-1至81-4可以在外部时钟信号CLK的上升沿依次使电源电压电平移位，以依次激活多个计数时钟信号CKCNT<B0：B3>。
锁存时钟信号生成电路82可以根据电源电压电平、外部时钟信号CLK和第二使能信号EN2，来生成多个锁存时钟信号CKLT<B0：B3>。
锁存时钟信号生成电路82可以包括多个触发器82-1至82-4。
多个触发器82-1至82-4可以共同接收外部时钟信号CLK和第二使能信号EN2。
多个触发器82-1至82-4当中的最前面的触发器82-1可以被配置为根据外部时钟信号CLK接收电源电压电平，并且其它触发器82-2至82-4中的每一个可以被配置为根据外部时钟信号CLK接收其对应的前级触发器(82-1至82-3)的输出。
在第二使能信号EN2的激活时段期间，多个触发器82-1至82-4可以在外部时钟信号CLK的上升沿依次使电源电压电平移位，以依次激活多个锁存时钟信号CKLT<B0：B3>。
第一使能信号EN1和第二使能信号EN2可以独立地生成，以在半导体装置的有效操作(例如，读取操作或写入操作)中具有与预先设置的时延相匹配的激活定时和激活时段。
参照图2描述的时钟信号生成电路80可以仅仅是示例，并且可以通过诸如外部时钟信号CLK的分割之类的各种方式来实现。
图3是根据一个实施方式的半导体装置的地址计数电路的操作定时图。
参照图1至图3，具有不同值的多个权重可以被加至外部起始地址ADDEX<14：0>的位<2：0>，以生成多个第一初步列地址ADDi1<B0：B3><14：0>。
多个第二初步列地址ADDi2<B0：B3><14：0>当中的与位<14：3>相对应的地址ADDi2<B0：B3><14：3>的初始值可以具有与外部起始地址ADDEX<14：0>相同的值，例如“00h”。
多个第二初步列地址ADDi2<B0：B3><14：0>可以根据多个锁存时钟信号CKLT<B0：B3>依次锁存，并且可以作为多个列地址ADDC<B0：B3><14：0>分别被提供给多个存储器体BK0至BK3。
可以根据多个计数时钟信号CKCNT<B0：B3>，对具有初始值“00h”的多个第一初步列地址ADDi1<B0：B3><14：0>依次进行计数，并且多个第二初步列地址ADDi2<B0：B3><14：0>的值可以按“01h”、“02h”和“03h”的顺序增加。
随着多个第二初步列地址ADDi2<B0：B3><14：0>的值按“00h”、“01h”和“02h”的顺序增加，多个列地址ADDC<B0：B3><14：0>的值可以根据多个锁存时钟信号CKLT<B0：B3>以“00h”、“01h”和“02h”的顺序增加，并且被提供给多个存储器体BK0至BK3。
图4是例示了根据另一实施方式的半导体装置的配置的图。
参照图4，根据另一实施方式的半导体装置100可以包括地址计数电路101和存储器区域13。
存储器区域13可以包括多个单位存储器区域，例如，多个存储器体BK0、BK1、BK2和BK3。
多个存储器体BK0至BK3中的每一个可以包括动态随机存取存储器(DRAM)单元或NAND闪存单元。
地址计数电路101可以通过在计数时钟信号CKCNT<B3>的第一沿和第二沿对外部起始地址ADDEX<14：0>进行计数，来生成多个列地址ADDC<B0：B3><14：0>。
地址计数电路101可以通过在计数时钟信号CKCNT<B3>的第一沿和第二沿对外部起始地址ADDEX<14：0>进行计数，来生成第一共享地址ADDi_B0B1<14：0>和第二共享地址ADDi_B2B3<14：0>，并通过根据多个锁存时钟信号CKLT<B0：B3>锁存第一共享地址ADDi_B0B1<14：0>和第二共享地址ADDi_B2B3<14：0>，来生成多个列地址ADDC<B0：B3><14：0>。
在实施方式中已经例示了存储器区域13由四个存储器体配置并且地址计数电路101也被配置为生成与四个存储器体相对应的列地址的示例，但是地址计数电路101的配置也可以根据存储器区域13的配置的变化来改变。
地址计数电路101可以包括共享地址计数电路400。
地址计数电路101可以进一步包括锁存电路600和时钟信号生成电路800。
共享地址计数电路400可以通过在计数时钟信号CKCNT<B3>的第一沿和第二沿对外部起始地址ADDEX<14：0>进行计数，来生成第一共享地址ADDi_B0B1<14：0>和第二共享地址ADDi_B2B3<14：0>。
计数时钟信号CKCNT<B3>的第一沿和第二沿可以分别是计数时钟信号CKCNT<B3>的上升沿和下降沿。
共享地址计数电路400可以包括反相器401、第一计数器402和第二计数器403。
反相器401可以将计数时钟信号CKCNT<B3>反相并且输出反相的计数时钟信号。
第一计数器402可以通过根据计数时钟信号CKCNT<B3>对外部起始地址ADDEX<14：0>进行计数来改变第一共享地址ADDi_B0B1<14：0>的值。
例如，第一计数器402可以通过在计数时钟信号CKCNT<B3>的上升沿对外部起始地址ADDEX<14：0>进行计数，来增加第一共享地址ADDi_B0B1<14：0>的值。
第二计数器403可以通过根据反相器401的输出信号对外部起始地址ADDEX<14：0>进行计数，来改变第二共享地址ADDi_B2B3<14：0>的值。
例如，第二计数器403可以通过根据反相器401的输出信号的上升沿(例如，计数时钟信号CKCNT<B3>的下降沿)对外部起始地址ADDEX<14：0>进行计数，来增加第二共享地址ADDi_B2B3<14：0>的值。
锁存电路600可以包括多个锁存器601至604，所述多个锁存器601至604分别共享第一共享地址ADDi_B0B1<14：0>和第二共享地址ADDi_B2B3<14：0>，并且通过根据多个锁存时钟信号CKLT<B0：B3>锁存第一共享地址ADDi_B0B1<14：0>和第二共享地址ADDi_B2B3<14：0>，来生成多个列地址ADDC<B0：B3><14：0>。
锁存电路600可以通过根据多个锁存时钟信号CKLT<B0：B3>当中的部分锁存时钟信号CKLT<B0：B1>锁存第一共享地址ADDi_B0B1<14：0>，来生成多个列地址ADDC<B0：B3><14：0>当中的部分列地址ADDC<B0：B1><14：0>，并且通过根据多个锁存时钟信号CKLT<B0：B3>当中的其余锁存时钟信号CKLT<B2：B3>锁存第二共享地址ADDi_B2B3<14：0>，来生成多个列地址ADDC<B0：B3><14：0>中的其余列地址ADDC<B2：B3><14：0>。
锁存电路600可以包括多个锁存器601至604。
第一锁存器601可以通过根据锁存时钟信号CKLT<B0>锁存第一共享地址ADDi_B0B1<14：0>，来生成列地址ADDC<B0><14：0>。
第二锁存器602可以通过根据锁存时钟信号CKLT<B1>锁存第一共享地址ADDi_B0B1<14：0>，来生成列地址ADDC<B1><14：0>。
第三锁存器603可以通过根据锁存时钟信号CKLT<B2>锁存第二共享地址ADDi_B2B3<14：0>，来生成列地址ADDC<B2><14：0>。
第四锁存器604可以通过根据锁存时钟信号CKLT<B3>锁存第二共享地址ADDi_B2B3<14：0>，来生成列地址ADDC<B3><14：0>。
时钟信号生成电路800可以根据外部时钟信号CLK、第一使能信号EN1和第二使能信号EN2生成多个计数时钟信号CKCNT<B0：B3>和多个锁存时钟信号CKLT<B0：B3>。
列地址ADDC<B0><14：0>可以被提供给多个存储器体BK0至BK3当中的第一存储器体BK0，列地址ADDC<B1><14：0>可以被提供给第二存储器体BK1，列地址ADDC<B2><14：0>可以被提供给第三存储器体BK2，并且列地址ADDC<B3><14：0>被提供给第四存储器体BK3。
从外部输入的第一数据可以存储在与列地址ADDC<B0><14：0>相对应的第一存储器体BK0的存储器单元中。
从外部输入的第二数据可以存储在与列地址ADDC<B1><14：0>相对应的第二存储器体BK1的存储器单元中。
从外部输入的第三数据可以存储在与列地址ADDC<B2><14：0>相对应的第三存储器体BK2的存储器单元中。
从外部输入的第四数据可以存储在与列地址ADDC<B3><14：0>相对应的第四存储器体BK3的存储器单元中。
可以从外部依次输入第一数据、第二数据、第三数据和第四数据以匹配半导体装置100的操作特性。
图5是例示了图4的时钟信号生成电路的配置的图。
参照图5，时钟信号生成电路800可以包括计数时钟信号生成电路810和锁存时钟信号生成电路820。
计数时钟信号生成电路810可以根据电源电压电平、外部时钟信号CLK和第一使能信号EN1来生成多个计数时钟信号CKCNT<B0：B3>。
计数时钟信号生成电路810可以包括第一触发器组，例如，多个触发器(DFF)810-1至810-4。
多个触发器810-1至810-4可以共同接收外部时钟信号CLK和第一使能信号EN1。
多个触发器810-1至810-4当中的最前面的触发器810-1可以被配置为根据外部时钟信号CLK接收电源电压电平，并且其它触发器810-2至810-4中的每一个可以被配置为根据外部时钟信号CLK接收其对应的前级触发器(810-1至810-3)的输出。
在第一使能信号EN1的激活时段期间，多个触发器810-1至810-4可以在外部时钟信号CLK的上升沿依次使电源电压电平移位，以依次激活多个计数时钟信号CKCNT<B0：B3>。
在这些实施方式中，可以使用多个计数时钟信号CKCNT<B0：B3>当中的任何一个计数时钟信号，例如，仅计数时钟信号CKCNT<B3>。
锁存时钟信号生成电路820可以根据电源电压电平、外部时钟信号CLK和第二使能信号EN2，来生成多个锁存时钟信号CKLT<B0：B3>。
锁存时钟信号生成电路820可以包括第二触发器组，例如，多个触发器820-1至820-4。
多个触发器820-1至820-4可以共同接收外部时钟信号CLK和第二使能信号EN2。
多个触发器820-1至820-4当中的最前面的触发器820-1可以被配置为根据外部时钟信号CLK接收电源电压电平，并且其它触发器820-2至820-4中的每一个可以被配置为根据外部时钟信号CLK接收其对应的前级触发器(820-1至820-3)的输出。
在第二使能信号EN2的激活时段期间，多个触发器820-1至820-4可以根据外部时钟信号CLK的上升沿依次使电源电压电平移位，以依次激活多个锁存时钟信号CKLT<B0：B3>。
第一使能信号EN1和第二使能信号EN2可以独立地生成，以在半导体装置的有效操作(例如，读取操作或写入操作)中具有与预先设置的时延匹配的激活定时和激活时段。
在实施方式中，第一使能信号EN1和第二使能信号EN2可以具有彼此相同的激活定时和激活时段，并且因此多个计数时钟信号CKCNT<B0：B3>和多个锁存时钟信号CKLT<B0：B3>可以以相同定时转变。
图6是根据另一实施方式的半导体装置的地址计数电路的操作定时图。
参照图4至图6，可以通过在多个计数时钟信号CKCNT<B0：B3>当中的任意一个计数时钟信号(例如，计数时钟信号CKCNT<B3>)的上升沿和下降沿对外部起始地址ADDEX<14：0>进行计数，来生成第一共享地址ADDi_B0B1<14：0>和第二共享地址ADDi_B2B3<14：0>。
第一共享地址ADDi_B0B1<14：0>和第二共享地址ADDi_B2B3<14：0>在初始状态(例如，在计数时钟信号CKCNT<B3>的初始上升沿之前)可以具有相同的值，例如“00h”。
在计数时钟信号CKCNT<B3>的上升沿，第一共享地址ADDi_B0B1<14：0>的值可以增加至“01h”，第二共享地址ADDi_B2B3<14：0>的值可以保持为“00h”。
在计数时钟信号CKCNT<B3>的下降沿，第二共享地址ADDi_B2B3<14：0>的值可以增加至“01h”。
因此，第一共享地址ADDi_B0B1<14：0>和第二共享地址ADDi_B2B3<14：0>的值可以以上述方式的时间差，按照“02h”和“03h”的顺序增加。
在另一实施方式中，第一使能信号EN1和第二使能信号EN2可以具有彼此相同的激活定时和激活时段，并且因此多个计数时钟信号CKCNT<B0：B3>和多个锁存时钟信号CKLT<B0：B3>可以以相同的定时转变。
可以根据多个锁存时钟信号CKLT<B0：B3>当中的锁存时钟信号CKLT<B0>和CKLT<B1>依次锁存第一共享地址ADDi_B0B1<14：0>，并且因此多个列地址ADDC<B0：B3><14：0>当中的列地址ADDC<B0><14：0>和ADDC<B1><14：0>可以以时间差生成。
可以根据多个锁存时钟信号CKLT<B0：B3>当中的锁存时钟信号CKLT<B2>和CKLT<B3>依次锁存第二共享地址ADDi_B2B3<14：0>，并且因此多个列地址ADDC<B0：B3><14：0>当中的列地址ADDC<B2><14：0>和ADDC<B3><14：0>可以以时间差生成。
由于第一共享地址ADDi_B0B1<14：0>和第二共享地址ADDi_B2B3<14：0>的值以时间差增加，多个列地址ADDC<B0：B3><14：0>的值可以根据多个锁存时钟信号CKLT<B0：B3>以“01h”和“02h”的顺序增加，并被提供给多个存储器体BK0至BK3。
在实施方式中参照图1至图3描述的地址计数电路11可以包括第一加法器21至第四加法器24，其被配置为将具有不同值的多个权重加至外部起始地址ADDEX<14：0>。此外，地址计数电路11可以包括与存储器体的数量对应的计数器，例如，四个计数器41至44，以通过根据多个计数时钟信号CKCNT<B0：B3>对多个第一初步列地址ADDi1<B0：B3><14：0>进行计数，来生成多个第二初步列地址ADDi2<B0：B3><14：0>。
在另一实施方式中参照图4至图6描述的地址计数电路101可以不执行权重相加，并且因此可以省略与图1中的第一加法器21至第四加法器24相对应的配置。
此外，地址计数电路101可以仅使用多个存储器体BK0至BK3当中的存储器体BK0和BK1共享的第一共享地址ADDi_B0B1<14：0>以及存储器体BK2和BK3共享的第二共享地址ADDi_B2B3<14：0>，来生成以时间差提供给多个存储器体BK0至BK3的多个列地址ADDC<B0：B3><14：0>，并且因此可以需要比存储器体BK0到BK3的数量少的仅两个计数器402和403。
如上所述，与图1的半导体装置10相比，根据另一实施方式的半导体装置100可以减小电路尺寸。
尽管可以基于四个单位存储器区域(例如，在图1和图4的半导体装置中的四个存储器体)来实现地址计数电路，但是电路尺寸的减小宽度可以随着单位存储器区域数量的增加而增加。
本公开的上述实施方式旨在例示而不是限制本公开。可以有各种替代方案和等同物。实施方式不限于本文描述的实施方式。实施方式也不限于任何特定类型的半导体装置。鉴于本公开，其它增加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。
相关申请的交叉引用
本申请要求于2020年4月28日在韩国知识产权局提交的韩国专利申请No.10-2020-0051450的优先权，该韩国专利申请的全部内容通过引用合并于本文中。
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