本发明提供一种存内逻辑电路,存内逻辑电路包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门、以及逻辑输出一晶体管一存储器单元；逻辑输入单元包括：第一NMOS晶体管、并联连接至第一NMOS晶体管的源端的第一逻辑输入一晶体管一存储器单元和第二逻辑输入一晶体管一存储器单元；参考比较单元包括：第二NMOS晶体管、第一参考比较一晶体管一存储器单元和第二参考比较一晶体管一存储器单元；第一NMOS晶体管和第二NMOS晶体管的漏端分别连接第一电流灵敏放大器的两个输入端；逻辑处理单元的输出端连接CMOS传输门的控制端；CMOS传输门的输入端接收置位信号,输出端连接逻辑输出一晶体管一存储器单元。

本发明属于集成电路技术领域,具体的说是涉及一种适用于差分SRAM存储单元的存算一体化存储阵列结构。本发明通过在传统SRAM存储阵列电路基础上将读写位线分为BL、BLB和RBL、RBLB两组,并且增加两根读字线RWL和RWLB加载反相输入信号,从而实现了在SRAM存储阵列内进行二值点积运算。

提供了一种操作集成电路的方法,包括将数据写入第一存储器单元阵列中的每个存储器单元、给集成电路断电、给集成电路上电、响应于给集成电路上电,从第一存储器单元阵列中的每个存储器单元读取数据,以及响应于从第一存储器单元阵列中的每个存储器单元读取数据,确定是否允许集成电路的认证操作。还提供了一种集成电路,包括第一存储器单元阵列。

实施方式提供一种能够抑制写入动作的性能劣化且执行插入动作的半导体存储装置。一实施方式的半导体存储装置具备：存储单元,连接于字线；以及控制电路,构成为执行反复进行编程循环的写入动作,所述编程循环包括将编程电压施加于字线的编程动作、及接在编程动作之后继续进行的验证动作。控制电路构成为,在写入动作中,每反复进行一次编程循环,便使编程电压上升第1量,在使写入动作中断的情况下,在重新开始写入动作后第n次(n为1以上的整数)为止的编程动作中,将第1量变更为第2量,所述第2量是小于第1量的正数。

一种存储器设备,包括：存储器区域,具有第一存储器块和第二存储器块；和控制逻辑,被配置为在第一模式和第二模式下控制第一存储器块和第二存储器块,其中在第一模式下,只有针对第一存储器块的控制操作是可执行的,而在第二模式下,针对第一存储器块和第二存储器块的控制操作是可执行的,其中控制逻辑对在第一模式下对第二存储器块进行的访问的次数进行计数,并将访问次数作为扫描数据存储在第二存储器块中。

本发明总体上涉及半导体存储器领域,并且具体地涉及包括静态随机存取存储器(SRAM)位单元(100)的存储器单元。通过在读取存取或写入存取以及空闲状态期间将读取存取晶体管端子连接到GND或VDD来减少读取路径中的泄漏电流。SRAM单元反相器在大小上可以是不对称的。存储器可以包括各种升压电路,以允许对有区别的电源电压的低压操作或应用。

本发明涉及一种减少二极管选通阵列寄生漏电的偏置方法,所述二极管阵列包括十字交叉的至少两根位线和至少两根字线,所述位线和字线的交叉点处设置有二极管,对多根相邻位线施加选通信号,其他位线接地,将选通单元所在的字线接地,并对其他字线施加一个大于操作电压且小于二极管反向击穿电压的电压V-(p),其中,所述选通单元位于同一根字线上。本发明能够减少阵列寄生漏电,同时提高存储单元可靠性。

本申请提供存算一体式智能芯片、控制方法及控制器,本发明中,所述存算一体式智能芯片具有标准的存储总线接口,这些存储总线接口在系统升级时非常容易挂载到处理器的外部总线上,使用时不需要对系统做特别大的改动；该智能芯片内包含一个存算一体阵列区,能够通过模拟信号电路实现人工神经网络的计算加速；智能芯片能够将存储总线传送的访问指令转换为存算一体阵列区的配置读写指令、训练/预测计算的控制指令和,处理器与存储器的协同运行符合目前最基本的冯诺依曼架构,相比处理器与计算加速芯片的异构计算协同架构来说,更容易实现；无需改造基础操作系统；能够充分利用其非易失特性,无论是实现多进程共享,还是实现数据在不同前端节点中的远程共享或迁移,都十分方便。

本发明提供了一种稀疏矩阵存算系统及方法,属于微电子器件领域,系统包括：第一存储阵列用于存储稀疏矩阵非零元的坐标索引表；第二存储阵列用于存储稀疏矩阵的元素,同时作为稀疏矩阵乘法运算的原位计算核；分块存储调度单元用于将稀疏矩阵分块成若干子矩阵,按照不同的压缩格式将各子矩阵存储至第二存储阵列；且建立稀疏矩阵对应的索引表；第二外围电路用于将向量转换为电压信号,并将电压信号施加在稀疏矩阵的子矩阵对应的位线或字线上,完成稀疏矩阵与向量的乘法运算。

本公开涉及一种存储器系统,该存储器系统包括非易失性存储器装置和控制器。非易失性存储器装置包括多个存储器区域,每个存储器区域包括共同联接到字线的多个单元。控制器基于源数据生成多个候选数据集,确定对应于多个候选数据集中的每一个的易损单元的数量,并且将具有最小数量的易损单元的候选数据集存储到多个存储器区域之中的目标存储器区域中。