阅读说明：本技术 栅极驱动电路及其驱动方法、显示装置 (Gate driving circuit and its driving method, display device ) 是由 方浩博 于 2019-09-18 设计创作，主要内容包括：本申请公开了一种栅极驱动电路及其驱动方法、显示装置。该栅极驱动电路用于驱动每个像素组包括两行子像素,一行子像素与第一栅线和第二栅线连接,另一行子像素与第二栅线和第三栅线连接的显示面板。该栅极驱动电路包括第一移位寄存器单元和第二移位寄存器单元,且第一移位寄存器单元向第一像素组连接的第一栅线和第三栅线输出栅极驱动信号的时段,第二移位寄存器单元可以向第一像素组连接的第二栅线持续输出栅极驱动信号。该第一像素组与相邻的像素组共用的栅线所连接的第一移位寄存器单元可以两次输出栅极驱动信号。使得一定体积的显示装置能够设置显示面板的面积较大,进而使得显示面板中能够设置的像素较多,提升显示装置的分辨率。(This application discloses a kind of gate driving circuit and its driving methods, display device.The gate driving circuit includes two row sub-pixels for driving each pixel group, and a line sub-pixel is connect with the first grid line and the second grid line, the display panel that another row sub-pixel is connect with the second grid line and third grid line.The gate driving circuit includes the first shift register cell and the second shift register cell, and first the first grid line for being connected to the first pixel group of shift register cell and third grid line output gate drive signal period, the second shift register cell can persistently export gate drive signal to the second grid line that the first pixel group connects.The first shift register cell that the first pixel group is connect with the grid line that adjacent pixel group shares can export gate drive signal twice.The area for enabling the display device of certain volume that display panel is arranged is larger, so that the pixel that can be arranged in display panel is more, promotes the resolution ratio of display device.)

栅极驱动电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种栅极驱动电路及其驱动方法、显示装置。

背景技术

随着显示技术的进步，体积较小的显示装置，如能够随身佩戴的可穿戴设备均具有显示功能。并且，为了实现多彩色显示，该类型(即体积较小)的显示装置包括的显示面板中的每个像素可以被划分为两个子像素，且显示装置包括的驱动电路可以分别驱动该两个子像素发光。

相关技术中，为了在提升显示装置续航能力(即降低显示装置的功耗)的前提下，实现对两个子像素的可靠驱动，一般可以通过设置有大量电子元件的两个驱动芯片(Integrated Circuit，IC)作为驱动电路，分别驱动该两个子像素。

但是，由于显示装置的体积有限，该驱动IC需要占用该显示装置较大的空间，相应的，导致该显示装置能够设置显示面板的空间减小，进而导致该显示装置包括的显示面板中能够设置的像素较少，显示装置的分辨率较低。

发明内容

本发明实施例提供了一种栅极驱动电路及其驱动方法、显示装置，可以解决相关技术中显示装置的分辨率较低的问题，所述技术方案如下：

一方面，提供了一种栅极驱动电路，用于驱动显示面板，所述显示面板包括多个像素组，每个像素组包括两行子像素，其中一行子像素与第一栅线和第二栅线连接，另一行子像素与所述第二栅线和第三栅线连接，且相邻两个像素组中的相邻两行子像素共用一条所述第一栅线或共用一条所述第三栅线；

所述栅极驱动电路包括：至少两个级联的第一移位寄存器单元，以及至少两个级联的第二移位寄存器单元，级联的两个所述第一移位寄存器单元分别与一条所述第一栅线和一条所述第三栅线连接，每个所述第二移位寄存器单元均与所述第二栅线连接，且各个移位寄存器单元连接的栅线均不同，所述第一移位寄存器单元用于向其所连接的第一栅线或第三栅线输出栅极驱动信号，所述第二移位寄存器单元用于向其所连接的第二栅线输出栅极驱动信号；

其中，在所述第一移位寄存器单元向第一像素组连接的第一栅线和第三栅线输出栅极驱动信号的时段，所述第二移位寄存器单元均向所述第一像素组连接的第二栅线输出栅极驱动信号，且所述第二移位寄存器单元向所述第一像素组连接的第二栅线输出栅极驱动信号的时长，大于所述第一移位寄存器单元向所述第一像素组连接的第一栅线和第三栅线输出的栅极驱动信号的总时长，所述第一像素组为所述多个像素组中的任一个像素组；

与目标栅线连接的第一移位寄存器单元在目标时刻停止输出栅极驱动信号目标时长后，继续向所述目标栅线输出栅极驱动信号，所述目标栅线为所述第一像素组与相邻的像素组共用的栅线，所述目标时刻为所述第二移位寄存器单元向所述第一像素组连接的第二栅线停止输出栅极驱动信号的时刻，所述目标时长小于所述第二移位寄存器单元输出栅极驱动信号的时长。

可选的，所述第一移位寄存器单元包括：第一输入模块、第一上拉控制模块、第一输出模块、第一下拉控制模块和第一下拉模块；

所述第一输入模块分别与第一输入信号端、第一电源端和第一上拉节点连接，所述第一输入模块用于响应于所述第一输入信号端提供的输入信号，向所述第一上拉节点输出来自所述第一电源端的第一电源信号；

所述第一上拉控制模块分别与所述第一上拉节点和第一时钟信号端连接，所述第一上拉控制模块用于响应于所述第一上拉节点的电位和所述第一时钟信号端提供的第一时钟信号，控制所述第一上拉节点的电位；

所述第一输出模块分别与所述第一上拉节点、所述第一时钟信号端、第一控制信号端和第一输出端连接，所述第一输出模块用于响应于所述第一上拉节点的电位和所述第一控制信号端提供的第一控制信号，向所述第一输出端输出所述第一时钟信号；

所述第一下拉控制模块分别与所述第一上拉节点、第二电源端、第三电源端和第一下拉节点连接，所述第一下拉控制模块用于响应于所述第一上拉节点的电位和所述第二电源端提供的第二电源信号，向所述第一下拉节点输出来自所述第三电源端的第三电源信号或者输出所述第二电源信号；

所述第一下拉模块分别与第二控制信号端、初始信号端、所述第三电源端、所述第一下拉节点、所述第一上拉节点和所述第一输出端连接，所述第一下拉模块用于响应于所述第一下拉节点的电位和所述初始信号端提供的初始信号，向所述第一上拉节点输出所述第三电源信号，以及用于响应于所述第二控制信号端提供的第二控制信号，向所述第一输出端输出所述第三电源信号，所述第二控制信号的电位与所述第一控制信号的电位互补。

可选的，所述第一输出模块包括：输出子模块和输出控制子模块；

所述输出子模块分别与所述第一上拉节点、所述第一时钟信号端和输出节点连接，所述输出子模块用于响应于所述第一上拉节点的电位，向所述输出节点输出所述第一时钟信号；

所述输出控制子模块分别与所述输出节点、所述第一控制信号端和所述第一输出端连接，所述输出控制子模块用于响应于所述第一控制信号，向所述第一输出端输出所述输出子模块输出至所述输出节点的第一时钟信号；

所述第一下拉模块还分别与第四电源端和所述输出节点连接，所述第一下拉模块还用于响应于所述第一下拉节点的电位和所述第四电源端提供的第四电源信号，向所述输出节点输出所述第三电源信号。

可选的，所述输出控制子模块包括：输出控制晶体管；

所述输出控制晶体管的栅极与所述第一控制信号端连接，所述输出控制晶体管的第一极与所述输出节点连接，所述输出控制晶体管的第二极与所述第一输出端连接。

可选的，所述第二移位寄存器单元包括：第二输入模块、第二上拉控制模块、第二输出模块、第二下拉控制模块和第二下拉模块；

所述第二输入模块分别与第二输入信号端、所述第一电源端和第二上拉节点连接，所述第二输入模块用于响应于所述第二输入信号端提供的输入信号，向所述第二上拉节点输出所述第一电源信号；

所述第二上拉控制模块分别与所述第二上拉节点和第二时钟信号端连接，所述第二上拉控制模块用于响应于所述第二上拉节点的电位和所述第二时钟信号端提供的第二时钟信号，控制所述第二上拉节点的电位；

所述第二输出模块分别与所述第二上拉节点、所述第二时钟信号端和第二输出端连接，所述第二输出模块用于响应于所述第二上拉节点的电位，向所述第二输出端输出所述第二时钟信号；

所述第二下拉控制模块分别与所述第二上拉节点、所述第二电源端、所述第三电源端和第二下拉节点连接，所述第二下拉控制模块用于响应于所述第二上拉节点的电位和所述第二电源信号，向所述第二下拉节点输出所述第三电源信号，或者，向所述第二下拉节点输出所述第二电源信号；

所述第二下拉模块分别与所述第四电源端、所述初始信号端、所述第三电源端、所述第二下拉节点、所述第二上拉节点和所述第二输出端连接，所述第二下拉模块用于响应于所述第二下拉节点的电位和所述初始信号，向所述第二上拉节点输出所述第三电源信号，以及用于响应于所述第四电源信号和所述第二下拉节点的电位，向所述第二输出端输出所述第三电源信号。

可选的，所述第一上拉控制模块和所述第二上拉控制模块均包括：上拉控制子模块和上拉子模块；

所述上拉控制子模块分别与目标上拉节点、目标控制节点和目标时钟信号端连接，所述上拉控制子模块用于响应于所述目标上拉节点的电位，向所述目标控制节点输出来自所述目标时钟信号端的目标时钟信号，所述上拉子模块分别与所述目标控制节点、所述目标时钟信号端和所述目标上拉节点连接，所述上拉子模块用于响应于所述目标控制节点的电位，向所述目标上拉节点输出所述目标时钟信号，目标下拉模块与所述目标控制节点连接，所述目标下拉模块用于响应于目标下拉节点的电位，向所述目标控制节点输出所述第三电源信号；

或者，所述上拉控制子模块分别与所述目标上拉节点、第一目标控制节点和第二目标控制节点连接，所述上拉控制子模块用于响应于所述目标上拉节点的电位，控制所述第一目标控制节点和第二目标控制节点的通断状态，所述上拉子模块分别与所述第一目标控制节点、所述第二目标控制节点、目标时钟信号端和所述目标上拉节点连接，所述上拉子模块用于在所述第一目标控制节点和第二目标控制节点导通时，向所述目标上拉节点输出来自所述目标时钟信号端的目标时钟信号，目标下拉模块与所述第二目标控制节点连接，所述目标下拉模块用于响应于目标下拉节点的电位，向所述第二目标控制节点输出所述第三电源信号；

其中，所述第一移位寄存器单元对应的目标上拉节点为所述第一上拉节点，目标控制节点为第一控制节点，目标时钟信号端为所述第一时钟信号端，目标下拉模块为所述第一下拉模块，目标下拉节点为所述第一下拉节点，第一目标控制节点为第一目标节点，第二目标控制节点为第二目标节点；

所述第二移位寄存器单元对应的目标上拉节点为所述第二上拉节点、目标控制节点为第二控制节点，目标时钟信号端为所述第二时钟信号端，目标下拉模块为所述第二下拉模块，目标下拉节点为所述第二下拉节点，第一目标控制节点为第三目标节点，第二目标控制节点为第四目标节点。

可选的，在所述上拉控制子模块分别与目标上拉节点、目标控制节点和目标时钟信号端连接，所述上拉子模块分别与所述目标控制节点、所述目标时钟信号端和所述目标上拉节点连接时，所述上拉控制子模块包括：上拉控制晶体管，所述上拉子模块包括：第一上拉晶体管，所述上拉控制晶体管的栅极与所述目标上拉节点连接，所述上拉控制晶体管的第一极与所述目标时钟信号端连接，所述上拉控制晶体管的第二极与所述目标控制节点连接，所述第一上拉晶体管的栅极与所述目标控制节点连接，所述第一上拉晶体管的第一极与所述目标时钟信号端连接，所述第一上拉晶体管的第二极与所述目标上拉节点连接；

在所述上拉控制子模块分别与所述目标上拉节点、第一目标控制节点和第二目标控制节点连接，所述上拉子模块分别与所述第一目标控制节点、所述第二目标控制节点、目标时钟信号端和所述目标上拉节点连接时，所述上拉子模块还包括：第二上拉晶体管，且所述上拉控制晶体管的栅极与所述目标上拉节点连接，所述上拉控制晶体管的第一极与所述第一目标控制节点连接，所述上拉控制晶体管的第二极与所述第二目标控制节点连接，所述第一上拉晶体管的栅极与所述第一目标控制节点连接，所述第一上拉晶体管的第一极与所述第二上拉晶体管的第二极连接，所述第一上拉晶体管的第二极与所述目标上拉节点连接，所述第二上拉晶体管的栅极与所述第二目标控制节点连接，所述第二上拉晶体管的第一极与所述目标时钟信号端连接。

可选的，所述第一输入模块包括：第一输入晶体管，所述第二输入模块包括：第二输入晶体管；

所述第一输入晶体管的栅极与所述第一输入信号端连接，所述第二输入晶体管的栅极与所述第二输入信号端连接，所述第一输入晶体管和所述第二输入晶体管的第一极均与所述第一电源端连接，所述第一输入晶体管的第二极与所述第一上拉节点连接，所述第二输入晶体管的第二极与所述第二上拉节点连接；

所述第一下拉控制模块包括：第一下拉控制晶体管和第二下拉控制晶体管，所述第二下拉控制模块包括：第三下拉控制晶体管和第四下拉控制晶体管；

所述第一下拉控制晶体管的栅极和第一极以及所述第三下拉控制晶体管的栅极和第一极均与所述第二电源端连接，所述第二下拉控制晶体管的栅极与所述第一上拉节点连接，所述第四下拉控制晶体管的栅极与所述第二上拉节点连接，所述第一下拉控制晶体管的第二极和所述第二下拉控制晶体管的第二极均与所述第一下拉节点连接，所述第三下拉控制晶体管的第二极和所述第四下拉控制晶体管的第二极均与所述第二下拉节点连接，所述第二下拉控制晶体管的第一极和所述第四下拉控制晶体管的第一极均与所述第三电源端连接；

所述第一下拉模块包括：第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管、第五下拉晶体管和第六下拉晶体管，所述第二下拉模块包括：第七下拉晶体管、第八下拉晶体管、第九下拉晶体管、第十下拉晶体管和第十一下拉晶体管；

所述第一下拉晶体管、所述第二下拉晶体管和所述第三下拉晶体管的栅极均与所述第一下拉节点连接，所述第四下拉晶体管和所述第十下拉晶体管的栅极与所述初始信号端连接，所述第五下拉晶体管的栅极与所述第二控制信号端连接，所述第六下拉晶体管和所述第十一下拉晶体管的栅极与所述第四电源端连接，所述第七下拉晶体管、所述第八下拉晶体管和所述第九下拉晶体管的栅极均与所述第二下拉节点连接，所述第一下拉晶体管至所述第十一下拉晶体管的第一极均与所述第三电源端连接，所述第一下拉晶体管和所述第四下拉晶体管的第二极与所述第一上拉节点连接，所述第二下拉晶体管的第二极与所述第一控制节点连接，所述第三下拉晶体管和所述第六下拉晶体管的第二极与所述输出节点连接，所述第五下拉晶体管的第二极与所述第一输出端连接，所述第七下拉晶体管和所述第十下拉晶体管的第二极与所述第二上拉节点连接，所述第八下拉晶体管的第二极与所述第二控制节点连接，所述第九下拉晶体管和所述第十一下拉晶体管的第二极与所述第二输出端连接；

所述第一输出模块包括：第一输出晶体管、第一电容器和输出控制晶体管，所述第二输出模块包括：第二输出晶体管和第二电容器；

所述第一输出晶体管的栅极与所述第一上拉节点连接，所述第一输出晶体管的第一极与所述第一时钟信号端连接，所述第一输出晶体管的第二极与所述输出节点连接，所述第一电容器的一端与所述第一上拉节点连接，另一端与所述输出节点连接，所述输出控制晶体管的栅极与所述第一控制信号端连接，所述输出控制晶体管的第一极与所述输出节点连接，所述输出控制晶体管的第二极与所述第一输出端连接，所述第二输出晶体管的栅极与所述第二上拉节点连接，所述第二输出晶体管的第一极与所述第二时钟信号端连接，所述第二输出晶体管的第二极与所述第二输出端连接，所述第二电容器的一端与所述第二上拉节点连接，另一端与所述第二输出端连接。

另一方面，提供了一种栅极驱动电路的驱动方法，用于驱动如上述方面所述的栅极驱动电路，所述方法包括：

至少两个级联的第一移位寄存器单元依次向其所连接的第一栅线或第三栅线输出栅极驱动信号，至少两个级联的第二移位寄存器单元依次向其所连接的第二栅线输出栅极驱动信号；

其中，在所述第一移位寄存器单元向第一像素组连接的第一栅线和第三栅线输出栅极驱动信号的时段，所述第二移位寄存器单元均向所述第一像素组连接的第二栅线输出栅极驱动信号，且所述第二移位寄存器单元向所述第一像素组连接的第二栅线输出栅极驱动信号的时长，大于所述第一移位寄存器单元向所述第一像素组连接的第一栅线和第三栅线输出的栅极驱动信号的总时长，所述第一像素组为显示面板包括的多个像素组中的任一个像素组；

与目标栅线连接的第一移位寄存器单元在目标时刻停止输出栅极驱动信号目标时长后，继续向所述目标栅线输出栅极驱动信号，所述目标栅线为所述第一像素组与相邻的像素组共用的栅线，所述目标时刻为所述第二移位寄存器单元向所述第一像素组连接的第二栅线停止输出栅极驱动信号的时刻，所述目标时长小于所述第二移位寄存器单元输出栅极驱动信号的时长。

又一方面，提供了一种显示装置，所述显示装置包括：显示面板，以及如上述方面所述的栅极驱动电路；

所述显示面板包括多个像素组，每个像素组包括两行子像素，其中一行子像素与第一栅线和第二栅线连接，另一行子像素与所述第二栅线和第三栅线连接，且相邻两个像素组中的相邻两行子像素共用一条所述第一栅线或共用一条所述第三栅线，所述栅极驱动电路分别与所述第一栅线、所述第二栅线和所述第三栅线连接，所述栅极驱动电路用于向所述第一栅线、所述第二栅线和所述第三栅线提供栅极驱动信号

综上所述，本发明实施例提供的技术方案带来的有益效果至少可以包括：

本发明实施例提供了一种栅极驱动电路及其驱动方法、显示装置。该栅极驱动电路用于驱动包括多个像素组，且每个像素组包括两行子像素，一行子像素与第一栅线和第二栅线连接，另一行子像素与第二栅线和第三栅线连接的显示面板。由于该栅极驱动电路包括至少两个级联的第一移位寄存器单元和至少两个级联的第二移位寄存器单元，且对于多个像素组中的第一像素组，第一移位寄存器单元向该第一像素组连接的第一栅线和第三栅线输出栅极驱动信号的时段，第二移位寄存器单元均可以向该第一像素组连接的第二栅线输出栅极驱动信号，第一像素组与相邻的像素组共用的栅线所连接的第一移位寄存器单元，可以在第二移位寄存器单元向该第一像素组连接的第二栅线停止输出栅极驱动信号的时刻，停止输出栅极驱动信号，且可以在时长小于第二移位寄存器单元输出栅极驱动信号的时长的目标时长后继续输出栅极驱动信号。

由于移位寄存器单元是一种采用阵列基板行驱动技术将各个电子元件集成在显示基板上的结构，因此在保证可靠驱动的前提下，对于一定体积的显示装置，相对于相关技术使用驱动IC驱动，该栅极驱动电路仅需占用该显示装置较小的空间，相应的，可以使得该显示装置能够设置显示面板的空间较大，进而使得该显示面板中能够设置的像素较多，提升显示装置的分辨率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种像素的结构示意图；

图2是本发明实施例提供的一种栅极驱动电路的结构示意图；

图3是本发明实施例提供的一种第一移位寄存器单元的结构示意图；

图4是本发明实施例提供的另一种第一移位寄存器单元的结构示意图；

图5是本发明实施例提供的一种第二移位寄存器单元的结构示意图；

图6是本发明实施例提供的另一种第二移位寄存器单元的结构示意图；

图7是本发明实施例提供的又一种第一移位寄存器单元的结构示意图；

图8是本发明实施例提供的又一种第二移位寄存器单元的结构示意图；

图9是本发明实施例提供的再一种第一移位寄存器单元的结构示意图；

图10是本发明实施例提供的再一种第二移位寄存器单元的结构示意图；

图11是本发明实施例提供的再一种第二移位寄存器单元的结构示意图；

图12是本发明实施例提供的一种栅极驱动电路的方法流程图；

图13是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图14是本发明实施例提供的一种栅极驱动电路各信号端的时序图；

图15是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一极，漏极称为第二极；或者，将其中漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位和第二电位具有特定的数值。

随着显示技术的进步，一系列体积较小便于佩戴的显示装置应运而生。例如，可穿戴设备。本发明实施例也均以可穿戴设备为例进行说明。并且，为了降低可穿戴设备的整体功耗，提升可穿戴设备的续航能力，目前可穿戴设备一般以全反射显示和半透半显示为主。除此之外，为了在确保低功耗的前提下，实现多彩色显示，可穿戴设备包括的显示面板中，每个像素可以被划分为两个子像素(也可以称为分块处理)，且对于该两个子像素可以分别进行驱动。

图1是本发明实施例提供的一种可穿戴设备包括的像素的结构示意图。如图1所示，该像素00可以包括驱动晶体管以及与驱动晶体管连接的发光元件R1，相应的，在分块处理后，参考图1，该像素00可以包括两个子像素001和002，每个子像素均可以包括一个驱动晶体管M1、一个驱动晶体管M2和一个子发光元件R11。参考图1，子像素001中的驱动晶体管M1的栅极可以与第一栅线G1连接，第一极可以与一个驱动晶体管M2的第二极连接，第二极可以与一个子发光元件R11连接。子像素002中的驱动晶体管M1的栅极可以与第三栅线G3连接，第一极可以与另一个驱动晶体管M2的第二极连接，第二极可以与另一个子发光元件R11连接。且该两个子像素中的驱动晶体管M2的栅极可以均与第二栅线G2连接，第一极可以均与数据线D1连接。

其中，在第二栅线G2提供栅极驱动信号时，两个驱动晶体管M2开启，数据线D1上的数据信号可以通过该两个驱动晶体管M2输出至各自连接的驱动晶体管M1。在第一栅线G1提供栅极驱动信号时，与该第一栅线G1连接的驱动晶体管M1可以将其第一极存储的数据信号输出至其所连接的子发光元件R11，以驱动该子发光元件R11发光。同理，在第三栅线G3提供栅极驱动信号时，与该第三栅线G3连接的驱动晶体管M1可以将其第一极存储的数据信号输出至其所连接的子发光元件R11，以驱动该子发光元件R11发光。

由于每个像素包括两个子像素，一个子像素与第一栅线和第二栅线连接，另一个子像素与第二栅线和第三栅线连接，因此在进行驱动时，可以采用双栅驱动。也即是，可以设置一个栅极驱动电路与第一栅线和第三栅线连接，该栅极驱动电路可以用于向第一栅线和第三栅线提供栅极驱动信号。可以设置另一个栅极驱动电路与第二栅线连接，该栅极驱动电路可以用于向第二栅线提供栅极驱动信号。并且为了同时实现低频驱动(以此确保低功耗)和高频驱动(以此确保显示效果)，向第二栅线提供栅极驱动信号的栅极驱动电路需要具备长时间稳定输出的能力，向第一栅线和第三栅线提供栅极驱动信号的栅极驱动电路需要具备短时间内两次开启的能力。除此之外，为了避免实现低频驱动的栅极驱动电路对实现高频驱动的栅极驱动电路中的晶体管造成低压偏移影响，可以独立驱动该两个栅极驱动电路工作。

图2是本发明实施例提供的一种栅极驱动电路的结构示意图，该栅极驱动电路可以用于驱动显示面板。参考图2，该显示面板01可以包括：多个像素组02，每个像素组02可以包括：相邻的两行子像素021和022，每个像素组中的各个像素的结构可以参考图1。

并且，参考图2可以看出，每个像素组中的一行子像素可以分别与第一栅线G1和第二栅线G2连接，另一行子像素可以分别与该第二栅线G2和第三栅线G3连接，相邻两个像素组中的相邻两行子像素可以共用一条第一栅线G1或共用一条第三栅线G3。例如，参考图2，第一个像素组02中的第一行子像素021与第一栅线G1和第二栅线G2连接，第一个像素组02中的第二行子像素021与第二栅线G2和第三栅线G3连接，第二子像素021和第三行子像素021共用一条第三栅线G3。

在本发明实施例中，参考图2，该栅极驱动电路10可以包括：至少两个级联的第一移位寄存器单元101，以及至少两个级联的第二移位寄存器单元102。该至少两个级联的第一移位寄存器单元101也可以称为第一子栅极驱动电路，该至少两个级联的第二移位寄存器单元102也可以称为第二子栅极驱动电路。

其中，级联的两个第一移位寄存器单元101分别与一条第一栅线G1和一条第三栅线G3连接，每个第二移位寄存器单元102可以均与第二栅线G2连接，且各个移位寄存器单元连接的栅线均不同。第一移位寄存器单元101可以向其所连接的第一栅线G1或第三栅线G3输出栅极驱动信号，第二移位寄存器单元102可以向其所连接的第二栅线G2输出栅极驱动信号。

并且，在第一移位寄存器单元101向第一像素组连接的第一栅线G1和第三栅线G3输出栅极驱动信号的时段，第二移位寄存器单元102可以均向该第一像素组连接的第二栅线G2输出栅极驱动信号。且第二移位寄存器单元102向该第一像素组连接的第二栅线G2输出栅极驱动信号的时长，大于第一移位寄存器单元101向该第一像素组连接的第一栅线G1和第三栅线G3输出的栅极驱动信号的总时长。其中，该第一像素组可以为显示面板包括的多个像素组02中的任一个像素组，对于与显示面板中除该第一像素组外的其他像素组连接的第一移位寄存器单元和第二移位寄存器单元，也可以参考与该第一像素组连接的第一移位寄存器单元和第二移位寄存器单元的驱动方法，本发明实施例对此不再赘述。

与目标栅线连接的第一移位寄存器单元101在目标时刻停止输出栅极驱动信号目标时长后，可以继续向该目标栅线输出栅极驱动信号。该目标栅线可以为该第一像素组与相邻的像素组共用的栅线，该目标时刻可以为第二移位寄存器单元102向该第一像素组连接的第二栅线G2停止输出栅极驱动信号的时刻，目标时长可以小于第二移位寄存器单元102输出栅极驱动信号的时长。结合图1和图2可以看出，通过上述驱动方式，可以保证第一移位寄存器单元101和第二移位寄存器单元102对每个像素组的可靠驱动。

示例的，假设第一像素组为图2所示的第一个像素组02，则该目标栅线即可以为一条第三栅线G3。与该第一个像素组02连接的两个第一移位寄存器单元101可以向该第一个像素组02连接的第一栅线G1和第三栅线G3依次输出栅极驱动信号。且在第一移位寄存器单元101向第一栅线G1输出栅极驱动信号，以及向第三栅线G3输出栅极驱动信号的时段，与该第一个像素组02连接的第二移位寄存器单元102可以一直向该第一个像素组02连接的第二栅线G2输出栅极驱动信号，从而使得在驱动晶体管M1依次开启，M2均保持开启，进而保证了数据线D1可以向该第一个像素组02包括的两行子像素可靠输出数据信号，即保证了对该第一个像素组02中两行子像素的可靠驱动。

在该第二移位寄存器单元102停止向第二栅线G2输出栅极驱动信号时，与第三栅线G3连接的第一移位寄存器单元101可以停止输出栅极驱动信号，从而避免了继续输出栅极驱动信号，而导致将错误的数据信号输出至第二个像素组02的第一行子像素021，造成信号串扰的问题。且在时长小于第二移位寄存器单元102输出栅极驱动信号的时长的目标时长后，与第三栅线G3连接的第一移位寄存器单元101可以继续输出栅极驱动信号，从而驱动第二个像素组02中与该第三栅线G3连接的一行子像素工作，进而保证了对相邻两个像素组中共用一条栅线的两行子像素的可靠驱动。

综上所述，本发明实施例提供了一种栅极驱动电路，该栅极驱动电路用于驱动包括多个像素组，且每个像素组包括两行子像素，一行子像素与第一栅线和第二栅线连接，另一行子像素与第二栅线和第三栅线连接的显示面板。由于该栅极驱动电路包括至少两个级联的第一移位寄存器单元和至少两个级联的第二移位寄存器单元，且对于多个像素组中的第一像素组，第一移位寄存器单元向该第一像素组连接的第一栅线和第三栅线输出栅极驱动信号的时段，第二移位寄存器单元均可以向该第一像素组连接的第二栅线输出栅极驱动信号，第一像素组与相邻的像素组共用的栅线所连接的第一移位寄存器单元，可以在第二移位寄存器单元向该第一像素组连接的第二栅线停止输出栅极驱动信号的时刻，停止输出栅极驱动信号，且可以在时长小于第二移位寄存器单元输出栅极驱动信号的时长的目标时长后继续输出栅极驱动信号。由于移位寄存器单元是一种采用阵列基板行驱动技术将各个电子元件集成在显示基板上的结构，因此在保证可靠驱动的前提下，对于一定体积的显示装置，相对于相关技术使用驱动IC驱动，该栅极驱动电路仅需占用该显示装置较小的空间，相应的，可以使得该显示装置能够设置显示面板的空间较大，进而使得该显示面板中能够设置的像素较多，提升显示装置的分辨率。

图3是本发明实施例提供的一种第一移位寄存器单元的结构示意图。如图3所示，该第一移位寄存器单元101可以包括：第一输入模块1011、第一上拉控制模块1012、第一输出模块1013、第一下拉控制模块1014和第一下拉模块1015。

其中，该第一输入模块1011可以分别与第一输入信号端IN1、第一电源端VDD和第一上拉节点PU1连接。该第一输入模块1011可以响应于第一输入信号端IN1提供的输入信号，向第一上拉节点PU1输出来自第一电源端VDD的第一电源信号。

示例的，该第一电源信号的电位可以为第一电位，且该第一电位可以为有效电位。该第一输入模块1011可以在第一输入信号端IN1提供的输入信号的电位为第一电位时，向第一上拉节点PU1输出来自第一电源端VDD的第一电源信号，以实现对第一上拉节点PU1的充电。

该第一上拉控制模块1012可以分别与第一上拉节点PU1和第一时钟信号端CLK1连接。该第一上拉控制模块1012可以响应于第一上拉节点PU1和第一时钟信号端CLK1提供的第一时钟信号，控制第一上拉节点PU1的电位。

示例的，该第一上拉控制模块1012可以在第一上拉节点PU1的电位和第一时钟信号的电位均为第一电位时，向第一上拉节点PU1输出处于第一电位的第一时钟信号，实现对第一上拉节点PU1的持续充电。

该第一输出模块1013可以分别与第一上拉节点PU1、第一时钟信号端CLK1、第一控制信号端CLK_A和第一输出端OUT1连接。该第一输出模块1013可以响应于第一上拉节点PU1的电位和第一控制信号端CLK_A提供的第一控制信号，向第一输出端OUT1输出第一时钟信号。

示例的，第一输出模块1013可以在第一上拉节点PU1的电位和第一控制信号的电位均为第一电位时，向第一输出端OUT1输出第一时钟信号。

由于该第一上拉控制模块1012可以在第一上拉节点PU1的电位和第一时钟信号的电位均为第一电位时，实现对第一上拉节点PU1的再次充电，而在第一上拉节点PU1的电位、第一时钟信号的电位和第一控制信号的电位均为第一电位时，第一输出模块1013可以向第一输出端OUT1输出处于第一电位的第一时钟信号，即向第一栅线G1或第三栅线G3输出栅极驱动信号。因此可以通过对第一控制信号端CLK_A提供的第一控制信号进行控制，以实现向第一栅线G1或第三栅线G3持续输出栅极驱动信号，即可以实现长时间输出的特性。

另外，由于该第一输出模块1013可以在第一上拉节点PU1和第一控制信号端CLK_B提供的第一控制信号的控制下，向第一输出端OUT1输出第一时钟信号，因此可以通过控制第一控制信号的电位，控制第一输出模块1013是否向第一输出端OUT1输出第一时钟信号。即可以通过控制该第一控制信号的电位，实现单帧内两次输出的特征。由于两个像素组中相邻的两行子像素共用一条栅线，因此可以保证该两行子像素可以在其所连接的栅线控制下可靠显示。

该第一下拉控制模块1014可以分别与第一上拉节点PU1、第二电源端GCH、第三电源端VGL和第一下拉节点PD1连接。该第一下拉控制模块1014可以响应于第一上拉节点PU1的电位和第二电源端GCH提供的第二电源信号，向第一下拉节点PD1输出来自第三电源端VGL的第三电源信号，或者，向第一下拉节点PD1输出第二电源信号。

其中，该第二电源信号的电位可以为第一电位，该第三电源信号的电位可以为第二电位，该第二电位可以为无效电位。

示例的，该第一下拉控制模块1014可以在第一上拉节点PU1的电位为第一电位时，向第一下拉节点PD1输出处于第二电位的第三电源信号，以实现对第一下拉节点PD1的降噪。且该第一下拉控制模块1014可以在第一上拉节点PU1的电位为第二电位时，在第二电源信号的控制下，向第一下拉节点PD1输出处于第一电位的第二电源信号，以实现对第一下拉节点PD1的充电。

该第一下拉模块1015可以分别与第二控制信号端CLK_B、初始信号端STV0、第三电源端VGL、第一下拉节点PD1、第一上拉节点PU1和第一输出端OUT1连接。该第一下拉模块1015可以响应于第一下拉节点PD1的电位和初始信号端STV0提供的初始信号，向第一上拉节点PU1输出第三电源信号，以及可以响应于第二控制信号端CLK_B提供的第二控制信号，向第一输出端OUT1输出第三电源信号。

其中，该第二控制信号的电位与第一控制信号的电位可以互补。即在第一控制信号的电位为第一电位时，该第二控制信号的电位可以为第二电位；在第一控制信号的电位为第二电位时，该第一控制信号的电位可以为第一电位。

示例的，该第一下拉模块1015可以在第一下拉节点PD1的电位为第一电位，时，向第一上拉节点PU1输出处于第二电位的第三电源信号，可以在初始信号的电位为第一电位时，向第一上拉节点PU1输出处于第二电位的第三电源信号，从而实现对第一上拉节点PU1的降噪。该第一下拉模块1015还可以在第二控制信号端CLK_B提供的第二控制信号的电位为第一电位时，向第一输出端OUT1输出处于第二电位的第三电源信号。从而实现对第一输出端OUT1的降噪。

由于该第二控制信号的电位和第一控制信号的电位互补，因此可以通过控制第二控制信号的电位，在第一输出模块1013停止向第一输出端OUT1输出第一时钟信号时，及时对第一输出端OUT1进行降噪。避免在第一移位寄存器单元101驱动共用一条栅线的两行子像素时，不及时复位第一输出端OUT1的输出信号，而造成信号串扰的问题。

图4是本发明实施例提供的一种第一输出模块的结构示意图。如图4所示，该第一输出模块1013可以包括：输出子模块1013A和输出控制子模块1013B。

其中，该输出子模块1013A可以分别与第一上拉节点PU1、第一时钟信号端CLK1和输出节点PO1连接。该输出子模块1013A可以响应于第一上拉节点PU1的电位，向输出节点PO1输出第一时钟信号。

示例的，该输出子模块1013A可以在第一上拉节点PU1的电位为第一电位时，向输出节点PO1输出第一时钟信号。

该输出控制子模块1013B可以分别与输出节点PO1、第一控制信号端CLK_A和第一输出端OUT1连接。该输出控制子模块1013B可以响应于第一控制信号，向第一输出端OUT1输出该输出子模块1013A向输出节点PO1输出的第一时钟信号。

示例的，该输出控制子模块1013B可以在第一控制信号的电位为第一电位时，向第一输出端OUT1输出第一时钟信号。

相应的，参考图4，第一下拉模块1015还可以分别与第四电源端GCL和输出节点PO1连接。该第一下拉模块1015还可以响应于第一下拉节点PD1的电位和第四电源端GCL提供的第四电源信号，向输出节点PO1输出第三电源信号。

示例的，该第一下拉模块1015还可以在第一下拉节点PD1的电位为第一电位时，向输出节点PO1输出处于第二电位的第三电源信号；以及可以在第四电源端GCL提供的第四电源信号的电位为有效电位时，向输出节点PO1输出处于第二电位的第三电源信号，从而实现对输出节点PO1的降噪。

由于第一下拉模块1015可以响应于第一下拉节点PD1的电位，对输出节点PO1进行降噪，因此可以在对每行子像素驱动完成后，实现对输出节点PO1的及时降噪，避免了输出节点PO1漏电而造成电压漂移的现象。另外，由于第一下拉模块1015还可以响应于第四电源信号，对输出节点PO1进行降噪，因此还可以在每帧扫描结束后，对整个显示面板的输出节点PO1进行一次复位，进一步避免了输出节点PO1漏电而造成电压漂移的现象。

图5是本发明实施例提供的一种第二移位寄存器单元的结构示意图。如图5所示，该第二移位寄存器单元102可以包括：第二输入模块1021、第二上拉控制模块1022、第二输出模块1023、第二下拉控制模块1024和第二下拉模块1025。

其中，该第二输入模块1021可以分别与第二输入信号端IN2、第一电源端VDD和第二上拉节点PU2连接。该第二输入模块1021可以响应于第二输入信号端IN2提供的输入信号，向第二上拉节点PU2输出第一电源信号。

示例的，该第二输入模块1021可以在第二输入信号端IN2提供的输入信号的电位为第一电位时，向第二上拉节点PU2输出处于第一电位的第一电源信号，实现对第二上拉节点PU2的充电。

该第二上拉控制模块1022可以分别与第二上拉节点PU2和第二时钟信号端CLK2连接。该第二上拉控制模块1022可以响应于第二上拉节点PU2的电位和第二时钟信号端CLK2提供的第二时钟信号，控制第二上拉节点PU2的电位。

示例的，该第二上拉控制模块1022可以在第二上拉节点PU2的电位，以及第二时钟信号端CLK2提供的第二时钟信号的电位均为第一电位时，向第二上拉节点PU2输出处于第一电位的第二时钟信号，从而实现对第二上拉节点PU2的再次充电。

该第二输出模块1023可以分别与第二上拉节点PU2、第二时钟信号端CLK2和第二输出端OUT2连接。该第二输出模块1023可以响应于第二上拉节点PU2的电位，向第二输出端OUT2输出第二时钟信号。

示例的，该第二输出模块1023可以在第二上拉节点PU2的电位为第一电位时，向第二输出端OUT2输出第二时钟信号。

同理，由于该第二上拉控制模块1022可以在第二上拉节点PU2的电位和第二时钟信号的电位均为第一电位时，实现对第二上拉节点PU2的再次充电，而在第二上拉节点PU2的电位和第二时钟信号的电位均为第一电位时，第二输出模块1023可以向第二输出端OUT2输出处于第一电位的第二时钟信号，即向第二栅线G2提供栅极驱动信号。因此可以在第二输出模块1023向第二输出端OUT2输出处于第一电位的第二时钟信号时，保证第二上拉节点PU2的电位稳定为第一电位，从而实现长时间输出栅极驱动信号的特性。

该第二下拉控制模块1024可以分别与第二上拉节点PU2、第二电源端GCH、第三电源端VGL和第二下拉节点PD2连接。该第二下拉控制模块1024可以响应于第二上拉节点PU2的电位和第二电源信号，向第二下拉节点PD2输出第三电源信号，或者，向第二下拉节点PD2输出第二电源信号。

示例的，该第二下拉控制模块1024可以在第二上拉节点PU2的电位为第一电位时，向第二下拉节点PD2输出处于第二电位的第三电源信号，从而实现对第二下拉节点PD2的降噪。且该第二下拉控制模块1024可以在第二上拉节点PU2的电位为第二电位时，在第二电源信号的控制下，向第二下拉节点PD2输出处于第一电位的第二电源信号，从而实现对第二下拉节点PD2的充电。

该第二下拉模块1025可以分别与第四电源端GCL、初始信号端STV0、第三电源端VGL、第二下拉节点PD2、第二上拉节点PU2和第二输出端OUT2连接。该第二下拉模块1025可以响应于第二下拉节点PD2的电位和初始信号，向第二上拉节点PU2输出第三电源信号，以及可以响应于第四电源信号和第二下拉节点PD2的电位，向第二输出端OUT2输出第三电源信号。

示例的，该第二下拉模块1025可以在第二下拉节点PD2的电位为第一电位，时，向第二上拉节点PU2和第二输出端OUT2输出处于第二电位的第三电源信号；可以在初始信号的电位为第一电位时，向第二上拉节点PU2输出处于第二电位的第三电源信号，以及可以在第四电源信号的控制下，向第二输出端OUT2输出处于第二电位的第二电源信号。从而实现对第二上拉节点PU2和第二输出端OUT2的降噪。

同理，由于第二下拉模块1025可以响应于第二下拉节点PD2的电位，对第二输出端OUT2进行降噪，因此可以在对每行子像素驱动完成后，实现对第二输出端OUT2的及时降噪，避免了第二输出端OUT2漏电而造成电压漂移的问题。由于第二下拉模块1025还可以响应于第四电源信号，对第二输出端OUT2进行降噪，因此还可以在每帧扫描结束后，对整个显示面板的第二输出端OUT2进行一次整体复位，进一步避免了电压漂移的现象。

可选的，参考图4和图6，该第一上拉控制模块1012和该第二上拉控制模块1022均可以包括：上拉控制子模块和上拉子模块。

其中，该上拉控制子模块可以分别与目标上拉节点、目标控制节点和目标时钟信号端连接。该上拉控制子模块可以响应于目标上拉节点的电位，向目标控制节点输出来自目标时钟信号端的时钟信号。

示例的，该上拉控制子模块可以在目标上拉节点的电位为第一电位时，向目标控制节点输出来自目标时钟信号端的时钟信号。

该上拉子模块可以分别与目标控制节点、目标时钟信号端和目标上拉节点连接。该上拉子模块可以响应于目标控制节点的电位，向目标上拉节点输出目标时钟信号。

示例的，该上拉子模块可以在目标控制节点的电位为第一电位时，向目标上拉节点输出目标时钟信号。

相应的，目标下拉模块即可以与目标控制节点连接，目标下拉模块可以响应于目标下拉节点的电位，向目标控制节点输出第三电源信号。

示例的，目标下拉模块可以在目标下拉节点的电位为第一电位时，向目标控制节点输出处于第二电位的第三电源信号，从而实现对目标控制节点的降噪。

或者，参考图7和图8，该上拉控制子模块可以分别与目标上拉节点、第一目标控制节点和第二目标控制节点连接，上拉控制子模块可以响应于目标上拉节点的电位，控制第一目标控制节点和第二目标控制节点的通断状态。

示例的，该上拉控制子模块可以在目标上拉节点的电位为第一电位时，控制第一目标控制节点和第二目标控制节点导通；在目标上拉节点的电位为第二电位时，控制第一目标控制节点和第二目标控制节点断开。

上拉子模块可以分别与第一目标控制节点、第二目标控制节点、目标时钟信号端和目标上拉节点连接。该上拉子模块可以在第一目标控制节点和第二目标控制节点导通时，向目标上拉节点输出来自目标时钟信号端的目标时钟信号。

相应的，目标下拉模块还可以与第二目标控制节点连接，目标下拉模块可以响应于目标下拉节点的电位，向第二目标控制节点输出第三电源信号。

示例的，目标下拉模块可以在目标下拉节点的电位为第一电位时，向第二目标控制节点输出处于第二电位的第三电源信号，从而实现对第二目标控制节点的降噪。通过设置上拉控制子模块与两个目标控制节点连接，且设置下拉子模块与两个目标控制节点连接，可以避免目标时钟信号发生漏电的现象，进一步保证了对目标上拉节点的可靠充电。

其中，第一移位寄存器单元对应的目标上拉节点为第一上拉节点PU1、目标控制节点为第一控制节点PC1、目标时钟信号端为第一时钟信号端CLK1、目标下拉模块为第一下拉模块1015、目标下拉节点为第一下拉节点PD1，第一目标控制节点为第一目标节点P1，第二目标控制节点为第二目标节点P2。第二移位寄存器单元对应的目标上拉节点为目标上拉节点为第二上拉节点PU2、目标控制节点为第二控制节点PC2，目标时钟信号端为第二时钟信号端CLK2，目标下拉模块为第二下拉模块1025，目标下拉节点为第二下拉节点PD2，第一目标控制节点为第三目标节点P3，第二目标控制节点为第四目标节点P4。

一种可选的实现方式，参考图4，该第一上拉控制模块1012包括的上拉控制子模块1012A可以分别与第一上拉节点PU1、第一控制节点PC1和第一时钟信号端CLK1连接。上拉子模块1012B可以分别与第一控制节点PC1、第一时钟信号端CLK1和第一上拉节点PU1连接。相应的，第一下拉模块1015还可以与第一控制节点PC1连接。参考图6，该第二上拉控制模块1022包括的上拉控制子模块1022A可以分别与第二上拉节点PU2、第二控制节点PC2和第二时钟信号端CLK2连接。上拉子模块1022B可以分别与第二控制节点PC2、第二时钟信号端CLK2和第二上拉节点PU2连接。相应的，第二下拉模块1025还可以与第二控制节点PC2连接。

另一种可选的实现方式，参考图7，该第一上拉控制模块1012包括的上拉控制子模块1012A可以分别与第一上拉节点PU1、第一目标节点P1和第二目标节点P2连接。上拉子模块1012B可以分别与第一目标节点P1、第二目标节点P2、第一时钟信号端CLK1和第一上拉节点PU1连接。相应的，第一下拉模块1015还可以与第二目标节点P2连接。参考图8，该第二上拉控制模块1022包括的上拉控制子模块1022A可以分别与第二上拉节点PU2、第三目标节点P3和第四目标节点P4连接。上拉子模块1022B可以分别与第三目标节点P3、第四目标节点P4、第二时钟信号端CLK2和第二上拉节点PU2连接。相应的，第二下拉模块1025还可以与第四目标节点P4连接。

可选的，在上拉控制子模块分别与目标上拉节点、目标控制节点和目标时钟信号端连接，上拉子模块分别与目标控制节点、目标时钟信号端和目标上拉节点连接时。该上拉控制子模块可以包括：上拉控制晶体管。上拉子模块包括：第一上拉晶体管。上拉控制晶体管的栅极与目标上拉节点连接，第一极与目标时钟信号端连接，第二极与目标控制节点连接。第一上拉晶体管的栅极与目标控制节点连接，第一极与目标时钟信号端连接，第二极与目标上拉节点连接。

示例的，图9是本发明实施例提供的一种第一移位寄存器单元的结构示意图。如图9所示，第一上拉控制模块1012中的上拉控制子模块1012A包括的上拉控制晶体管L11的栅极与第一上拉节点PU1连接，第一极与第一时钟信号端CLK1连接，第二极与第一控制节点PC1连接。第一上拉控制模块1012中的上拉子模块1012B包括的第一上拉晶体管L12的栅极与第一控制节点PC1连接，第一极与第一时钟信号端CLK1连接，第二极与第一上拉节点PU1连接。

示例的，图10是本发明实施例提供的一种第二移位寄存器单元的结构示意图。如图10所示，第二上拉控制模块1022中的上拉控制子模块1022A包括的上拉控制晶体管L21的栅极与第二上拉节点PU2连接，第一极与第二时钟信号端CLK2连接，第二极与第二控制节点PC2连接。第二上拉控制模块1022中的上拉控制子模块1022B包括的第一上拉晶体管L22的栅极与第二控制节点PC2连接，第一极与第二时钟信号端CLK2连接，第二极与第二上拉节点PU2连接。

可选的，在上拉控制子模块分别与目标上拉节点、第一目标控制节点和第二目标控制节点连接，上拉子模块分别与第一目标控制节点、第二目标控制节点、目标时钟信号端和目标上拉节点连接时，上拉子模块还可以包括：第二上拉晶体管。且上拉控制晶体管的栅极可以与目标上拉节点连接，上拉控制晶体管的第一极可以与第一目标控制节点连接，上拉控制晶体管的第二极可以与第二目标控制节点连接，第一上拉晶体管的栅极可以与第一目标控制节点连接，第一上拉晶体管的第一极可以与第二上拉晶体管的第二极连接，第一上拉晶体管的第二极可以与目标上拉节点连接，第二上拉晶体管的栅极可以与第二目标控制节点连接，第二上拉晶体管的第一极可以与目标时钟信号端连接。

示例的，图11是本发明实施例提供的另一种第二移位寄存器单元的结构示意图。如图11所示，该第二上拉控制模块1022中的上拉控制子模块1022A包括的上拉控制晶体管L21的栅极与第二上拉节点PU2连接，第一极与第三目标节点P3连接，第二极与第四目标节点P4连接。上拉子模块1022B包括的第一上拉晶体管L22的栅极与第四目标节点P4连接，第一极与第二上拉控制模块1022包括的第二上拉晶体管L23的第二极连接，第二极与第二上拉节点PU2连接。上拉子模块1022B包括的第二上拉晶体管L23的栅极与第三目标节点P3连接，第一极与第二时钟信号端CLK2连接。

可选的，参考图9，该输出子模块1013A可以包括：第一输出晶体管O11和第一电容器C11。输出控制子模块1013B可以包括：输出控制晶体管O12。

其中，该第一输出晶体管O11的栅极可以与第一上拉节点PU1连接，第一输出晶体管O11的第一极可以与第一时钟信号端CLK1连接，第一输出晶体管O11的第二极可以与输出节点PO1连接。

第一电容器C11的一端可以与第一上拉节点PU1连接，第一电容器C11的另一端可以与输出节点PO1连接。

输出控制晶体管O12的栅极可以与第一控制信号端CLK_A连接，输出控制晶体管O12的第一极可以与输出节点PO1连接，输出控制晶体管O12的第二极可以与第二输出端OUT2连接。

可选的，参考图9，该第一输入模块1011可以包括：第一输入晶体管N11。

该第一输入晶体管N11的栅极可以与第一输入信号端IN1连接，第一输入晶体管N11的第一极可以与第一电源端VDD连接，第一输入晶体管N11的第二极可以与第一上拉节点PU1连接。

可选的，参考图9，该第一下拉控制模块1014可以包括：第一下拉控制晶体管M11和第二下拉控制晶体管M12。

该第一下拉控制晶体管M11的栅极和第一极可以均与第二电源端GCH连接，该第一下拉控制晶体管M11的第二极可以与第一下拉节点PD1连接。该第二下拉控制晶体管M12的栅极可以与第一上拉节点PU1连接，该第二下拉控制晶体管M12的第一极可以与第三电源端VGL连接，该第二下拉控制晶体管M12的第二极可以与第一下拉节点PD1连接。

可选的，参考图9，该第一下拉模块1015可以包括：第一下拉晶体管T11、第二下拉晶体管T12、第三下拉晶体管T13、第四下拉晶体管T14、第五下拉晶体管T15和第六下拉晶体管T16。

其中，该第一下拉晶体管T11、第二下拉晶体管T12和第三下拉晶体管T13的栅极可以均与第一下拉节点PD1连接，第四下拉晶体管T14的栅极可以与初始信号端STV0连接，第五下拉晶体管T15的栅极可以与第二控制信号端CLK_B连接，第六下拉晶体管T16的栅极可以与第四电源端GCL连接。第一下拉晶体管T11、第二下拉晶体管T12、第三下拉晶体管T13、第四下拉晶体管T14、第五下拉晶体管T15和第六下拉晶体管T16的第一极可以均与第三电源端VGL连接。第一下拉晶体管T11和第四下拉晶体管T14的第二极可以均与第一上拉节点PU1连接，第二下拉晶体管T12的第二极可以与第一控制节点PC1连接，第三下拉晶体管T13和第六下拉晶体管T16的第二极可以与输出节点PO1连接，第五下拉晶体管T15的第二极可以与第一输出端OUT1连接。

可选的，参考图10和图11，该第二输入模块1021可以包括：第二输入晶体管N21。该第二输入晶体管N21的栅极可以与第二输入信号端IN2连接，第二输入晶体管N21的第一极可以与第一电源端VDD连接，第二输入晶体管N21的第二极可以与第二上拉节点PU2连接。

可选的，参考图10，该第二下拉控制模块1024可以包括：第三下拉控制晶体管M21和第四下拉控制晶体管M22。

该第三下拉控制晶体管M21的栅极和第一极可以均与第二电源端GCH连接，该第三下拉控制晶体管M21的第二极可以与第二下拉节点PD2连接。该第四下拉控制晶体管M22的栅极可以与第二上拉节点PU2连接，该第四下拉控制晶体管M22的第一极可以与第三电源端VGL连接，该第四下拉控制晶体管M22的第二极可以与第二下拉节点PD2连接。

或者，参考图11，该第二下拉控制模块1024还可以包括：第五下拉控制晶体管M23和第六下拉控制晶体管M24。

相应的，该第三下拉控制晶体管M21的第二极和该第四下拉控制晶体管M22的第二极可以与第二下拉控制节点PD2_CN连接。第五下拉控制晶体管M23的栅极可以与第二下拉控制节点PD2_CN连接，第五下拉控制晶体管M23的第一极可以与第二电源端GCH连接，该第五下拉控制晶体管M23的第二极可以与第二下拉节点PD2连接。第六下拉控制晶体管M24的栅极可以与第二上拉节点PU2连接，该第六下拉控制晶体管M24的第一极可以与第三电源端VGL连接，该第六下拉控制晶体管M24的第二极可以与第二下拉节点PD2连接。

同理，第一下拉控制模块1014也可以包括类似结构，即第一下拉控制模块1014也可以包括额外的两个下拉控制晶体管，连接方式可以参考图11。通过设置下拉控制节点，以及额外两个下拉控制晶体管，可以进一步确保控制下拉节点电位的可靠性。

可选的，参考图10和图11，该第二下拉模块1025可以包括：第七下拉晶体管T21、第八下拉晶体管T22、第九下拉晶体管T23、第十下拉晶体管T24和第十一下拉晶体管T25。

其中，第七下拉晶体管T21、第八下拉晶体管T22和第九下拉晶体管T23的栅极可以与第二下拉节点PD2连接，第十下拉晶体管T24的栅极可以与初始信号端STV0连接，第十一下拉晶体管T25的栅极可以与第四电源端GCL连接。第七下拉晶体管T21、第八下拉晶体管T22、第九下拉晶体管T23、第十下拉晶体管T24和第十一下拉晶体管T25的第一极可以均与第三电源端VGL连接。第七下拉晶体管T21和第十下拉晶体管T24的第二极可以与第二上拉节点PU2连接，第八下拉晶体管T22的第二极可以与第二控制节点PC2连接，第九下拉晶体管T23和第十一下拉晶体管T25的第二极可以与第二输出端OUT2连接。

可选的，参考图10和图11，该第二输入模块1023可以包括：第二输出晶体管O21和第二电容器C21。

第二输出晶体管O21的栅极与第二上拉节点PU2连接，第一极与第二时钟信号端CLK2连接，第二极与第二输出端OUT2连接。第二电容器C21的一端与第二上拉节点PU2连接，第二端与第二输出端OUT2连接。

需要说明的是，为了实现双向扫描，第一移位寄存器单元101和第二移位寄存器单元102还可以包括复位模块。

对于第一移位寄存器单元101，其复位模块可以分别与第一复位信号端、第五电源端和第一上拉节点连接，相应的，即可以通过控制第一复位信号端提供的复位信号的电位和第一输入信号端提供的输入信号的电位，实现正向扫描或反向扫描。对于第二移位寄存器单元102，其复位模块可以分别与第二复位信号端、第五电源端和第二上拉节点连接，相应的，即可以通过控制第二复位信号端提供的复位信号的电位和第二输入信号端提供的输入信号的电位，实现正向扫描或反向扫描。且该第一移位寄存器单元101和第二移位寄存器单元102包括的复位模块的结构相同，该第五电源信号的电位也可以为第二电位。

示例的，参考图11，该第二移位寄存器单元102包括复位模块1026，该复位模块1026包括复位晶体管F21。该复位晶体管F21的栅极与第二复位信号端RST2连接，第一极与第五电源端VSS连接，第二极与第二上拉节点PU2连接。

需要说明的是，在上述各实施例中，均是以与第四电源端连接的晶体管为P型晶体管，且其他晶体管为N型晶体管为例进行的说明。当然，与第四电源端连接的晶体管也可以为N型晶体管，且其他晶体管为P型晶体管。

综上所述，本发明实施例提供了一种栅极驱动电路，该栅极驱动电路用于驱动包括多个像素组，且每个像素组包括两行子像素，一行子像素与第一栅线和第二栅线连接，另一行子像素与第二栅线和第三栅线连接的显示面板。由于该栅极驱动电路包括至少两个级联的第一移位寄存器单元和至少两个级联的第二移位寄存器单元，且对于多个像素组中的第一像素组，第一移位寄存器单元向该第一像素组连接的第一栅线和第三栅线输出栅极驱动信号的时段，第二移位寄存器单元均可以向该第一像素组连接的第二栅线输出栅极驱动信号，第一像素组与相邻的像素组共用的栅线所连接的第一移位寄存器单元，可以在第二移位寄存器单元向该第一像素组连接的第二栅线停止输出栅极驱动信号的时刻，停止输出栅极驱动信号，且可以在时长小于第二移位寄存器单元输出栅极驱动信号的时长的目标时长后继续输出栅极驱动信号。由于移位寄存器单元是一种采用阵列基板行驱动技术将各个电子元件集成在显示基板上的结构，因此在保证可靠驱动的前提下，对于一定体积的显示装置，相对于相关技术使用驱动IC驱动，该栅极驱动电路仅需占用该显示装置较小的空间，相应的，可以使得该显示装置能够设置显示面板的空间较大，进而使得该显示面板中能够设置的像素较多，提升显示装置的分辨率。

图12是本发明实施例提供的一种栅极驱动电路的驱动方法流程图，该方法可以用于驱动图2至图11任一所示的栅极驱动电路。如图12所示，该方法可以包括：

步骤1201、至少两个级联的第一移位寄存器单元依次向其所连接的第一栅线或第三栅线输出栅极驱动信号，至少两个级联的第二移位寄存器单元依次向其所连接的第二栅线输出栅极驱动信号。

其中，在第一移位寄存器单元向第一像素组连接的第一栅线和第三栅线输出栅极驱动信号的时段，第二移位寄存器单元均向第一像素组连接的第二栅线输出栅极驱动信号，且第二移位寄存器单元向第一像素组连接的第二栅线输出栅极驱动信号的时长，大于第一移位寄存器单元向第一像素组连接的第一栅线和第三栅线输出的栅极驱动信号的总时长，第一像素组为显示面板包括的多个像素组中的任一个像素组。与目标栅线连接的第一移位寄存器单元在目标时刻停止输出栅极驱动信号目标时长后，继续向目标栅线输出栅极驱动信号，目标栅线为第一像素组与相邻的像素组共用的栅线，目标时刻为第二移位寄存器单元向第一像素组连接的第二栅线停止输出栅极驱动信号的时刻，目标时长小于第二移位寄存器单元输出栅极驱动信号的时长。

综上所述，本发明实施例提供了一种栅极驱动电路的驱动方法。且对于显示面板包括的多个像素组中的第一像素组，该栅极驱动电路包括的第一移位寄存器单元向该第一像素组连接的第一栅线和第三栅线输出栅极驱动信号的时段，第二移位寄存器单元可以向该第一像素组连接的第二栅线持续输出栅极驱动信号。第一像素组与相邻的像素组共用的栅线所连接的第一移位寄存器单元，可以在第二移位寄存器单元向该第一像素组连接的第二栅线停止输出栅极驱动信号的时刻，停止输出栅极驱动信号，且可以在时长小于第二移位寄存器单元输出栅极驱动信号的时长的目标时长后继续输出栅极驱动信号。由于移位寄存器单元是一种采用阵列基板行驱动技术将各个电子元件集成在显示基板上的结构，因此在保证可靠驱动的前提下，对于一定体积的显示装置，相对于相关技术使用驱动IC驱动，该栅极驱动电路仅需占用该显示装置较小的空间，相应的，可以使得该显示装置能够设置显示面板的空间较大，进而使得该显示面板中能够设置的像素较多，提升显示装置的分辨率。

对于图9所示的第一移位寄存器单元101，其驱动原理介绍如下：

在输入阶段，第一输入信号端IN1提供处于第一电位的输入信号，第一输入晶体管N11开启，第一电源端VDD通过第一输入晶体管N11向第一上拉节点PU1输出处于第一电位的第一电源信号，以实现对第一上拉节点PU1的充电。

在输出阶段，第一时钟信号端CLK1提供的第一时钟信号的电位为第一电位，上拉控制晶体管L11开启。第一时钟信号端CLK1通过该上拉控制晶体管L11向第一控制节点PC1输出处于第一电位的第一时钟信号，第一上拉晶体管L12开启。第一时钟信号端CLK2通过该第一上拉晶体管L12向第一上拉节点PU1再次输出处于第一电位的第一时钟信号。在该输出阶段，因第一上拉节点PU1一直保持第一电位，且在第一电容器C11的自举作用下，该第一上拉节点PU1的电位可以再次升高。因此第一输出晶体管O11可以保持稳定开启。第一时钟信号端CLK1可以通过该第一输出晶体管O11向输出节点PO1输出该处于第一电位的第一时钟信号。并且，在该输出阶段，第一控制信号端CLK_A提供的第一控制信号的电位为第一电位，输出控制晶体管O12开启，输出至输出节点PO1的电位可以通过该输出控制晶体管O12继续输出至第一输出端OUT1。

另外，在该输入阶段和输出阶段，第二控制信号端CLK_B提供的第二控制信号的电位为第二电位，第五下拉晶体管T15关断，从而避免了第三电源端VGL通过该第五下拉晶体管T15向第一输出端OUT1输出处于第二电位的第三电源信号，即避免对第一输出端OUT1的降噪。初始信号端STV0提供的初始信号的电位也为第二电位，避免了第三电源端VGL通过该第四下拉晶体管T14向第一上拉节点PU1输出处于第三电源信号，即避免对第一上拉节点PU1的降噪。且在该输入阶段和输出阶段，因第一上拉节点PU1的电位持续为第一电位，因此第二下拉控制晶体管M12开启，第三电源端VGL可以通过第二下拉控制晶体管M12向第一下拉节点PD1输出处于第二电位的第三电源信号。进而使得第一下拉晶体管T11、第二下拉晶体管T12和第三下拉晶体管T13均保持关断状态，避免了第三电源端VGL通过该第一下拉晶体管T11向第一上拉节点PU1输出第三电源信号，避免了第三电源端VGL通过该第二下拉晶体管T12向第一控制节点PC1向第一控制节点PC1输出第三电源信号，以及避免了第三电源端VGL通过该第三下拉晶体管T13向输出节点PO1输出第三电源信号，即避免了对第一上拉节点PU1、第一控制节点PC1和输出节点PO1的电位造成影响。

在下拉阶段，第二控制信号端CLK_B提供的第二控制信号的电位跳变为第一电位，第五下拉晶体管T15开启，第三电源端VGL可以通过该第五下拉晶体管T15向第一输出端OUT1输出第三电源信号，实现对第一输出端OUT1的降噪。且在该下拉阶段，第一时钟信号的电位和第一控制信号的电位均跳变为第二电位，第一上拉节点PU1的电位变为第二电位，第二下拉控制晶体管M12关断。第一下拉控制晶体管M11在第二电源信号的控制下开启，第二电源端GCH通过该第一下拉控制晶体管M11向第一下拉节点PD1输出处于第一电位的第二电源信号，第一下拉晶体管T11、第二下拉晶体管T12和第三下拉晶体管T13开启，第三电源端VGL通过第一下拉晶体管T11向第一上拉节点PU1输出第三电源信号，实现对第一上拉节点PU1的降噪。第三电源端VGL通过第二下拉晶体管T12向第一控制节点PC1输出第三电源信号，实现对第一控制节点PC1的降噪。第三电源端VGL通过第三下拉晶体管T12向输出节点PO1输出第三电源信号，实现对输出节点PO1的降噪。且在驱动完一帧画面后，第四电源端GCL可以提供有效电位的第四电源信号，第六下拉晶体管T16开启。第三电源端VGL可以通过第六下拉晶体管T16向输出节点PO1输出第三电源信号，实现对输出节点PO1的再次降噪。

对于图10所示的第二移位寄存器单元，其驱动原理可以参考上述第一移位寄存器单元的驱动原理。且对于图11所示的第二移位寄存器单元，在输入阶段和输出阶段，第四下拉控制晶体管M22和第六下拉控制晶体管M24可以在第二上拉节点PU2的控制下开启。第三电源端VGL可以通过该第四下拉控制晶体管M22向第二下拉控制节点PD2_CN输出处于第二电位的第三电源信号，第三电源端VGL可以通过该第六下拉控制晶体管M24向第二下拉节点PD2输出处于第二电位的第三电源信号。

在下拉阶段，第三下拉控制晶体管M21可以在第二电源信号的控制下开启，第二电源端GCH通过该第三下拉控制晶体管M21向第二下拉控制节点PD2_CN输出处于第一电位的第二电源信号。第五下拉控制晶体管M23开启，第二电源端GCH再通过该五下拉控制晶体管M23向第二下拉节点PD2输出第二电源信号。且还可以包括复位阶段，

在复位阶段，复位信号端RST2提供的复位信号的电位可以为第一电位，复位晶体管F21开启，第五电源端VSS可以通过该复位晶体管F21向第二上拉节点PU2输出处于第二电位的第五电源信号，实现对第二上拉节点PU2的降噪。

可选的，图13是发明实施例提供的另一种栅极驱动电路的结构示意图。如图13所示，可以在显示面板10的左右两侧分别设置一个栅极驱动电路对不同行像素进行驱动，且各侧的栅极驱动电路的结构相同。

图13左侧的栅极驱动电路包括第一移位寄存器单元101(1)、第一移位寄存器单元101(2)、第一移位寄存器单元101(3)和第一移位寄存器单元101(6)等，包括第二移位寄存器单元102(1)、第二移位寄存器单元102(2)和第二移位寄存器单元102(4)等。图13右侧的栅极驱动电路包括第一移位寄存器单元101(4)、第一移位寄存器单元101(5)、第一移位寄存器单元101和(7)等，包括第二移位寄存器单元102(3)和第二移位寄存器单元102(5)等。其中，括号里面的数字可以用于表示移位寄存器单元与哪一行子像素连接。

以图13所示的栅极驱动电路，图9所示的第一移位寄存器单元，图10所示的第二移位寄存器单元，栅极驱动电路包括的各个子栅极驱动电路与两个时钟信号端连接，至少两个级联的第一移位寄存器单元组成的子栅极驱动电路连接的第一时钟信号端CLK1包括第一子时钟信号端CLK11和第二子时钟信号端CLK13，至少两个级联的第一移位寄存器单元组成的子栅极驱动电路连接的第二时钟信号端CLK2包括第三子时钟信号端CLK21和第四子时钟信号端CLK23为例，详细介绍本发明实施例提供的栅极驱动电路的驱动原理。

图14是本发明实施例提供的一种栅极驱动电路各信号端的时序图。如图14所示，第一控制信号端CLK_A提供的第一控制信号的时序和第二控制信号端CLK_B提供的第二控制信号的时序完全互补。第一子时钟信号端CLK11和第二子时钟信号端CLK13依次提供处于第一电位的时钟信号，第三子时钟信号端CLK21和第四子时钟信号端CLK23依次提供处于第一电位的时钟信号。且第一子时钟信号端CLK11、第三子时钟信号端CLK21、第二子时钟信号端CLK13和第四子时钟信号端CLK23依次提供处于第一电位的时钟信号。

在第一控制信号的电位和第一子时钟信号端CLK11提供的时钟信号的电位为第一电位时，第一行子像素连接的第一移位寄存器单元101(1)向其所连接的栅线输出处于第一电位的栅极驱动信号；在第三子时钟信号端CLK21提供的时钟信号的电位为第一电位时，第一行子像素连接的第二移位寄存器单元102(1)向其所连接的栅线输出处于第一电位的栅极驱动信号；在第二子时钟信号端CLK13提供的时钟信号的电位为第一电位时，第一行子像素连接的第一移位寄存器单元101(2)向其所连接的栅线输出处于第一电位的栅极驱动信号。且在第一行子像素连接的第一移位寄存器单元102(1)停止输出处于第一电位的栅极驱动信号时，第一行子像素连接的第一移位寄存器单元101(2)停止输出处于第一电位的栅极驱动信号，在目标时长后，且在第二子时钟信号端CLK13依然在提供处于第一电位的时钟信号时，第一移位寄存器单元101(2)重新再次输出处于第一电位的栅极驱动信号。其他移位寄存器单元的驱动时序同理。

对于显示面板另一侧设置的栅极驱动电路，其驱动时序可以参考上述介绍的单侧的栅极驱动电路。其对应的第一时钟信号端的时序可以参考图14所示的子时钟信号端CLK12和CLK14；其对应的第二时钟信号端的时序可以参考图14所示的子时钟信号端CLK22和CLK24。

综上所述，本发明实施例提供了一种栅极驱动电路的驱动方法。且对于显示面板包括的多个像素组中的第一像素组，该栅极驱动电路包括的第一移位寄存器单元向该第一像素组连接的第一栅线和第三栅线输出栅极驱动信号的时段，第二移位寄存器单元可以向该第一像素组连接的第二栅线持续输出栅极驱动信号。第一像素组与相邻的像素组共用的栅线所连接的第一移位寄存器单元，可以在第二移位寄存器单元向该第一像素组连接的第二栅线停止输出栅极驱动信号的时刻，停止输出栅极驱动信号，且可以在时长小于第二移位寄存器单元输出栅极驱动信号的时长的目标时长后继续输出栅极驱动信号。由于移位寄存器单元是一种采用阵列基板行驱动技术将各个电子元件集成在显示基板上的结构，因此在保证可靠驱动的前提下，对于一定体积的显示装置，相对于相关技术使用驱动IC驱动，该栅极驱动电路仅需占用该显示装置较小的空间，相应的，可以使得该显示装置能够设置显示面板的空间较大，进而使得该显示面板中能够设置的像素较多，提升显示装置的分辨率。

本发明实施例还提供了一种显示装置，该显示装置可以包括显示面板，以及如图2或图13所示的栅极驱动电路。

其中，该显示面板的结构可以参考图2所示的栅极驱动电路10所连接的显示面板01的结构。并且，参考图2可以看出，该栅极驱动电路10可以分别与显示面板中的第一栅线G1、第二栅线G2和第三栅线G3连接，该栅极驱动电路10用于为该第一栅线G1、第二栅线G2和第三栅线G3提供栅极驱动信号。

可选的，该显示装置可以为：可穿戴设备、液晶面板、电子纸、OLED面板、AMOLED面板、手机等任何具有显示功能的产品或部件。图15是本发明实施例提供的一种显示装置的结构示意图。如图15所示，该显示装置1500可以包括：处理器1501和存储器1502。

处理器1501可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器1501可以采用DSP(Digital Signal Processing，数字信号处理)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)、PLA(Programmable Logic Array，可编程逻辑阵列)中的至少一种硬件形式来实现。处理器1501也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称CPU(Central ProcessingUnit，中央处理器)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器1501可以在集成有GPU(Graphics Processing Unit，图像处理器)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器1501还可以包括AI(Artificial Intelligence，人工智能)处理器，该AI处理器用于处理有关机器学习的计算操作。

存储器1502可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器1502还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。在一些实施例中，存储器1502中的非暂态的计算机可读存储介质用于存储至少一个指令。

在一些实施例中，显示装置1500还可选包括有：***设备接口1503和至少一个***设备。处理器1501、存储器1502和***设备接口1503之间可以通过总线或信号线相连。各个***设备可以通过总线、信号线或电路板与***设备接口1503相连。具体地，***设备包括：射频电路1504、触摸显示屏1505、摄像头1506、音频电路1507、定位组件1508和电源1509中的至少一种。

***设备接口1503可被用于将I/O(Input/Output，输入/输出)相关的至少一个***设备连接到处理器1501和存储器1502。在一些实施例中，处理器1501、存储器1502和***设备接口1503被集成在同一芯片或电路板上；在一些其他实施例中，处理器1501、存储器1502和***设备接口1503中的任意一个或两个可以在单独的芯片或电路板上实现，本实施例对此不加以限定。

射频电路1504用于接收和发射RF(Radio Frequency，射频)信号，也称电磁信号。射频电路1504通过电磁信号与通信网络以及其他通信设备进行通信。射频电路1504将电信号转换为电磁信号进行发送，或者，将接收到的电磁信号转换为电信号。可选地，射频电路1504包括：天线系统、RF收发器、一个或多个放大器、调谐器、振荡器、数字信号处理器、编解码芯片组、用户身份模块卡等等。射频电路1504可以通过至少一种无线通信协议来与其它终端进行通信。该无线通信协议包括但不限于：城域网、各代移动通信网络(2G、3G、4G及5G)、无线局域网和/或WiFi(Wireless Fidelity，无线保真)网络。在一些实施例中，射频电路1504还可以包括NFC(Near Field Communication，近距离无线通信)有关的电路，本申请对此不加以限定。

显示屏1505用于显示UI(User Interface，用户界面)。该UI可以包括图形、文本、图标、视频及其它们的任意组合。当显示屏1505是触摸显示屏时，显示屏1505还具有采集在显示屏1505的表面或表面上方的触摸信号的能力。该触摸信号可以作为控制信号输入至处理器1501进行处理。此时，显示屏1505还可以用于提供虚拟按钮和/或虚拟键盘，也称软按钮和/或软键盘。在一些实施例中，显示屏1505可以为一个，设置显示装置1500的前面板；在另一些实施例中，显示屏1505可以为至少两个，分别设置在显示装置1500的不同表面或呈折叠设计；在再一些实施例中，显示屏1505可以是柔性显示屏，设置在显示装置1500的弯曲表面上或折叠面上。甚至，显示屏1505还可以设置成非矩形的不规则图形，也即异形屏。显示屏1505可以采用LCD(Liquid Crystal Display，液晶显示屏)、OLED(Organic Light-Emitting Diode,有机发光二极管)等材质制备。

摄像头组件1506用于采集图像或视频。可选地，摄像头组件1506包括前置摄像头和后置摄像头。通常，前置摄像头设置在终端的前面板，后置摄像头设置在终端的背面。在一些实施例中，后置摄像头为至少两个，分别为主摄像头、景深摄像头、广角摄像头、长焦摄像头中的任意一种，以实现主摄像头和景深摄像头融合实现背景虚化功能、主摄像头和广角摄像头融合实现全景拍摄以及VR(Virtual Reality，虚拟现实)拍摄功能或者其它融合拍摄功能。在一些实施例中，摄像头组件1506还可以包括闪光灯。闪光灯可以是单色温闪光灯，也可以是双色温闪光灯。双色温闪光灯是指暖光闪光灯和冷光闪光灯的组合，可以用于不同色温下的光线补偿。

音频电路1507可以包括麦克风和扬声器。麦克风用于采集用户及环境的声波，并将声波转换为电信号输入至处理器1501进行处理，或者输入至射频电路1504以实现语音通信。出于立体声采集或降噪的目的，麦克风可以为多个，分别设置在显示装置1500的不同部位。麦克风还可以是阵列麦克风或全向采集型麦克风。扬声器则用于将来自处理器1501或射频电路1504的电信号转换为声波。扬声器可以是传统的薄膜扬声器，也可以是压电陶瓷扬声器。当扬声器是压电陶瓷扬声器时，不仅可以将电信号转换为人类可听见的声波，也可以将电信号转换为人类听不见的声波以进行测距等用途。在一些实施例中，音频电路1507还可以包括耳机插孔。

定位组件1508用于定位显示装置1500的当前地理位置，以实现导航或LBS(Location Based Service，基于位置的服务)。定位组件1508可以是基于美国的GPS(Global Positioning System，全球定位系统)、中国的北斗系统、俄罗斯的格雷纳斯系统或欧盟的伽利略系统的定位组件。电源1509用于为显示装置1500中的各个组件进行供电。电源1509可以是交流电、直流电、一次性电池或可充电电池。当电源1509包括可充电电池时，该可充电电池可以支持有线充电或无线充电。可充电电池还可以用于支持快充技术。

在一些实施例中，显示装置1500还包括有一个或多个传感器1510。该一个或多个传感器1510包括但不限于：加速度传感器1511、陀螺仪传感器1512、压力传感器1513、指纹传感器1514、光学传感器1515以及接近传感器1516。

加速度传感器1511可以检测以显示装置1500建立的坐标系的三个坐标轴上的加速度大小。比如，加速度传感器1511可以用于检测重力加速度在三个坐标轴上的分量。处理器1501可以根据加速度传感器1511采集的重力加速度信号，控制触摸显示屏1505以横向视图或纵向视图进行用户界面的显示。加速度传感器1511还可以用于游戏或者用户的运动数据的采集。

陀螺仪传感器1512可以检测显示装置1500的机体方向及转动角度，陀螺仪传感器1512可以与加速度传感器1511协同采集用户对显示装置1500的3D动作。处理器1501根据陀螺仪传感器1512采集的数据，可以实现如下功能：动作感应(比如根据用户的倾斜操作来改变UI)、拍摄时的图像稳定、游戏控制以及惯性导航。

压力传感器1513可以设置在显示装置1500的侧边框和/或触摸显示屏1505的下层。当压力传感器1513设置在显示装置1500的侧边框时，可以检测用户对显示装置1500的握持信号，由处理器1501根据压力传感器1513采集的握持信号进行左右手识别或快捷操作。当压力传感器1513设置在触摸显示屏1505的下层时，由处理器1501根据用户对触摸显示屏1505的压力操作，实现对UI界面上的可操作性控件进行控制。可操作性控件包括按钮控件、滚动条控件、图标控件、菜单控件中的至少一种。

指纹传感器1514用于采集用户的指纹，由处理器1501根据指纹传感器1514采集到的指纹识别用户的身份，或者，由指纹传感器1514根据采集到的指纹识别用户的身份。在识别出用户的身份为可信身份时，由处理器1501授权该用户执行相关的敏感操作，该敏感操作包括解锁屏幕、查看加密信息、下载软件、支付及更改设置等。指纹传感器1514可以被设置显示装置1500的正面、背面或侧面。当显示装置1500上设置有物理按键或厂商Logo时，指纹传感器1514可以与物理按键或厂商Logo集成在一起。

光学传感器1515用于采集环境光强度。在一个实施例中，处理器1501可以根据光学传感器1515采集的环境光强度，控制触摸显示屏1505的显示亮度。具体地，当环境光强度较高时，调高触摸显示屏1505的显示亮度；当环境光强度较低时，调低触摸显示屏1505的显示亮度。在另一个实施例中，处理器1501还可以根据光学传感器1515采集的环境光强度，动态调整摄像头组件1506的拍摄参数。

接近传感器1516，也称距离传感器，通常设置在显示装置1500的前面板。接近传感器1516用于采集用户与显示装置1500的正面之间的距离。在一个实施例中，当接近传感器1516检测到用户与显示装置1500的正面之间的距离逐渐变小时，由处理器1501控制触摸显示屏1505从亮屏状态切换为息屏状态；当接近传感器1516检测到用户与显示装置1500的正面之间的距离逐渐变大时，由处理器1501控制触摸显示屏1505从息屏状态切换为亮屏状态。

本领域技术人员可以理解，图15中示出的结构并不构成对显示装置1500的限定，可以包括比图示更多或更少的组件，或者组合某些组件，或者采用不同的组件布置。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元、各模块和子模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述仅为本发明的可选实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。