具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置进行详细描述。

本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接的。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明。

在本公开中“有效电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于N型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于P型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。

在下面描述中，将以晶体管为N型晶体管为例进行描述，此时有效电平信号是指高电平信号，非有效电平信号是指低电平信号。可以想到，当采用P型晶体管时，需要相应调整控制信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。

图1为本公开实施中显示装置的一种俯视示意图。如图1所示，该显示装置100包括：显示区101和周边区102，显示区101内设置有呈阵列排布的多个像素单元300，周边区102内设置有栅极驱动电路200，栅极驱动电路200包括：级联的多个移位寄存器单元SRU。

图2为本公开中显示基板内一个像素单元的电路结构示意图，图3A为图2所示像素单元的一种工作时序图，图3B为图2所示像素单元的另一种工作时序图。如图2至图3B所示，该像素单元300包括：像素电路和发光元件。其中，以发光元件为有机发光二极管(OLED)为例。

像素电路包括数据写入晶体管QTFT(控制极连第一栅线G1)、驱动晶体管DTFT、感测晶体管STFT(控制极连第二栅线G2，第一极与感测信号线Sence相连)和一个存储电容Cst。参见图2所示，在仅需该像素单元300进行发光显示时，该像素单元300的工作过程包括写入显示数据阶段和发光阶段；其中，在写入显示数据阶段过程中，第一栅线G1控制数据写入晶体管QTFT导通，数据线Data将数据电压Vdata写入至驱动晶体管DTFT的控制极；在发光阶段时，驱动晶体管DTFT根据自身控制极处的电压输出相应的驱动电流，以驱动发光元件OLED进行发光。

需要说明的是，还可以在一帧结束后通过感测晶体管STFT来对像素电路中的驱动晶体管DTFT和/或发光元件OLED的电学特性进行感测，并进行感测结果对像素电路进行外部补偿。具体外部补偿过程属于本领域的常规技术，此处不再赘述。

像素单元300在工作的过程中会出现动态图像拖影，即当显示装置从一帧画面切换到另一帧画面时，用户会感受到上一帧的画面拖影。一种解决方法是：如图3所示，在像素电路发光期间设置了写黑数据过程和保持黑数据过程，即设置了一个画面插黑的过程，这样减少了发光时间，增强了运动图像响应时间(Moving Picture Response Time，MPRT)，MPRT越大、拖影越轻。

在相关技术中，将显示驱动和插黑驱动功能集成在同一栅极驱动电路内，即栅极驱动电路内的各级移位寄存器单元可用于进行显示驱动和插黑驱动。由于显示驱动过程与插黑驱动过程不是同步的，因此需要对于显示驱动过程中的级联关系以及插黑驱动过程中的级联关系分别进行设置。

目前，一个移位寄存器单元SRU一般包含两个移位寄存器电路，该两个移位寄存器电路分别对应位于显示区的两行像素单元，即一个移位寄存器单元对应两行像素单元。此时，移位寄存器单元内的一个移位寄存器电路的输出可用于进行显示驱动级联，移位寄存器内的另一个移位寄存器的输出可用于进行插黑驱动级联。

栅极驱动电路的工作过程包括交替进行的显示驱动阶段和插黑驱动阶段，在一个显示驱动阶段过程中，栅极驱动电路内的某几级移位寄存器单元SRU的第一复合信号输出端依次输出用于进行显示驱动的显示驱动信号(例如，图3中的脉冲1)，在一个插黑驱动阶段过程中，栅极驱动电路内的某几级移位寄存器单元SRU的第一复合信号输出端输出用于进行插黑驱动的插黑驱动信号(例如，图3中的脉冲2)。一般地，在将完整一帧显示数据完整的写入至对应的各像素单元内，需要经过多个显示驱动阶段。具体过程，后面将结合具体示例进行详细描述。

在相关技术中，为实现移位寄存器单元具备输出显示驱动信号和插黑驱动信号的功能，其电路结构一般设计的相对复杂；同时，为了保证移位寄存器单元的工作稳定性，会在移位寄存器单元内设置控压电路和与控压电路进行搭配使用的多个防漏电电路；例如，为了防止移位寄存器单元内的上拉节点通过显示输入电路和插黑输入电路进行漏电，则会在显示输入电路与上拉节点之间设置有一个防漏电电路，在插黑输入电路与上拉节点之间也设置另一个防漏电电路；然而该两个防漏电电路的增设虽会在一定程度上保证上拉节点电压的稳定性，但是也会使得移位寄存器单元的复杂程度上升，移位寄存器单元内所需设置的晶体管数量也相应增加。

图4A为本公开实施例提供的一种移位寄存器单元的电路结构示意图。如图4A所示，该移位寄存器单元包括：显示输入电路、插黑输入电路、控压电路4和第一防漏电电路3。

显示输入电路包括：第一显示输入子电路111，第一显示输入子电路111与显示级联信号输入端IN1和第一聚集节点Z1耦接，第一显示输入子电路111配置为在显示级联信号输入端IN1提供的显示级联信号的控制下，将有效电平信号写入至第一聚集节点Z1。

插黑输入电路包括：第一插黑输入子电路211，第一插黑输入子电路211与插黑级联信号输入端IN2、第一聚集节点Z1、第一控制时钟信号端BCK1和第二控制时钟信号端BCK2耦接，第一插黑输入子电路211配置为在第一控制时钟信号端BCK1提供的第一控制时钟信号的控制下，将插黑级联信号输入端IN2提供的插黑级联信号写入至插黑控制节点H，以及在插黑控制节点H处电压和第二控制时钟信号端BCK2提供的第二控制时钟信号的控制下，将有效电平信号写入至第一聚集节点Z1。

控压电路4与控压节点OFF、第一上拉节点PU1和第一工作电压端耦接，控压电路4配置为在第一上拉节点PU1处电压的控制下，将第一工作电压端提供的第一工作电压VDD写入至控压节点OFF；其中，第一聚集节点Z1与控压节点OFF耦接；第一工作电压端提供的第一工作电压VDD为有效电平信号。

第一防漏电电路3与第一聚集节点Z1和第一上拉节点PU1耦接，第一防漏电电路3配置为在第一聚集节点Z1处电压的控制下，将第一聚集节点Z1处电压写入至第一上拉节点PU1。

在本公开实施例中，显示输入电路内的第一显示输入子电路111和插黑输入电路内的第一插黑输入子电路211通过同一个第一防漏电电路3与第一上拉节点PU1相连。与相关技术相比，本公开的技术方案通过将第一防漏电电路3进行共用，可在避免第一上拉节点PU1通过第一显示输入子电路111和第一插黑输入子电路211进行漏电的同时，还能有效减少防漏电电路的数量，从而有利于降低移位寄存器单元的复杂程度，减少移位寄存器单元内所需设置的晶体管数量。

在一些实施例中，显示输入电路还包括：第二显示输入子电路121，第二显示输入子电路121与显示级联信号输入端IN1、控压节点OFF和第二上拉节点PU2耦接，第二显示输入子电路121配置为在显示级联信号输入端IN1提供的显示级联信号的控制下，将控压节点OFF处电压写入至第二上拉节点PU2。

插黑输入电路还包括：第二插黑输入子电路221，第二插黑输入子电路221与第二控制时钟信号端BCK2、控压节点OFF和第二上拉节点PU2耦接，第二插黑输入子电路221配置为在第二控制时钟信号端BCK2提供的第二控制时钟信号的控制下，将控压节点OFF处电压写入至第二上拉节点PU2。

移位寄存器单元还包括：第一输出电路5，第一输出电路5与第一上拉节点PU1、第二上拉节点PU2、两个级联时钟信号端CLKD、CLKD’、两个第一扫描时钟信号端CLKE、CLKE’、两个级联信号输出端CR、CR’和两个第一复合信号输出端OUT1、OUT1’耦接，配置为在第一上拉节点PU1处电压的控制下将一个级联时钟信号端提供的级联时钟信号写入至一个级联信号输出端，并将一个第一扫描时钟信号端提供的第一扫描时钟信号写入至一个第一复合信号输出端，以及在第二上拉节点PU2处电压的控制下将另一个级联时钟信号端提供的级联时钟信号写入至另一个级联信号输出端，并将另一个第一扫描时钟信号端提供的第一扫描时钟信号写入至另一个第一复合信号输出端。

本公开实施例所提供的移位寄存器单元的工作过程包括显示驱动过程和插黑驱动过程。

在显示驱动过程中，第一显示输入子电路111在显示级联信号的控制下将有效电平信号通过第一防漏电电路3写入至第一上拉节点PU1，第二显示输入子电路121在显示级联信号的控制下将有效电平信号写入至第二上拉节点PU2，第一输出子电路在第一上拉节点PU1处电压的控制下将一个级联时钟信号端提供的级联时钟信号写入至一个级联信号输出端，并将一个第一扫描时钟信号端提供的第一扫描时钟信号写入至一个第一复合信号输出端，以及在第二上拉节点PU2处电压的控制下将另一个级联时钟信号端提供的级联时钟信号写入至另一个级联信号输出端，并将另一个第一扫描时钟信号端提供的第一扫描时钟信号写入至另一个第一复合信号输出端。此时，两个第一扫描时钟信号端CLKE、CLKE’均提供有显示驱动脉冲；与显示级联信号输出端相对应的一个级联时钟信号端所提供的级联时钟信号包含一个显示级联脉冲。

在插黑驱动过程中，第一插黑输入子电路211在插黑级联信号和第二控制时钟信号的控制下将有效电平信号写入至第一上拉节点PU1，第二插黑输入子电路221在第二控制时钟信号的控制下将有效电平信号写入至第二上拉节点PU2，第一输出子电路在第一上拉节点PU1处电压的控制下将一个级联时钟信号端提供的级联时钟信号写入至一个级联信号输出端，并将一个第一扫描时钟信号端提供的第一扫描时钟信号写入至一个第一复合信号输出端，以及在第二上拉节点PU2处电压的控制下将另一个级联时钟信号端提供的级联时钟信号写入至另一个级联信号输出端，并将另一个第一扫描时钟信号端提供的第一扫描时钟信号写入至另一个第一复合信号输出端。此时，两个第一扫描时钟信号端CLKE、CLKE’均提供有插黑驱动脉冲；与插黑级联信号输出端相对应的一个级联时钟信号端所提供的级联时钟信号包含一个插黑级联脉冲。

基于上述内容可见，本公开所提供的移位寄存器单元的两个第一复合信号输出端OUT1、OUT1’均可以输出显示驱动脉冲和插黑驱动脉冲，以对对应的第一栅线进行显示驱动和插黑驱动；同时，移位寄存器单元中的两个级联信号输出端CR、CR’可分别输出显示级联脉冲和插黑级联脉冲，以供实现栅极驱动电路内多个移位寄存器单元之间的显示驱动级联和插黑驱动级联。

图4B为本公开实施例提供的另一种移位寄存器单元的电路结构示意图。如图4B所示，在一些实施例中，第一防漏电电路3包括：第一防漏电晶体管T1；第一防漏电晶体管T1的控制极与第一聚集节点Z1耦接，第一防漏电晶体管T1的第一极与第一聚集节点Z1耦接，第二防漏电晶体管T2的第二极与第一上拉节点PU1耦接。

在移位寄存器单元通过第一复合信号输出端输出显示驱动脉冲和插黑驱动脉冲时，第一上拉节点PU1处于有效电平状态；响应于第一上拉节点PU1的控制，控压电路4会持续将处于有效电平状态的第一工作电压写入至控压节点OFF以及与控压节点OFF相连的第一聚集节点Z1，此时第一防漏电晶体管T1导通，第一聚集节点Z1与第一上拉节点PU1之间导通。由于控压电路4在持续对第一聚集节点Z1进行充电以维持第一聚集节点Z1处处于有效电平状态，故能有效避免第一上拉节点PU1通过第一显示输入子电路111和第一插黑输入子电路211进行漏电。

图5为本公开实施例提供的另一种移位寄存器单元的电路结构示意图。如图5所示，移位寄存器单元还包括：显示复位电路和插黑复位电路，显示复位电路包括：第一显示复位子电路112和第二显示复位子电路122，插黑复位电路包括：第一插黑复位子电路212和第二插黑复位子电路222。

其中，第一显示复位子电路112与显示复位信号输入端RST、第一上拉节点PU1耦接，第一显示复位子电路112配置为在显示复位信号输入端RST所提供的显示复位信号的控制下，将非有效电平信号写入至第一上拉节点PU1。

第二显示复位子电路122与显示复位信号输入端RST、第二上拉节点PU2耦接，第二显示复位子电路122配置为在显示复位信号输入端RST所提供的显示复位信号的控制下，将非有效电平信号写入至第二上拉节点PU2。

第一插黑复位子电路212与插黑全局复位输入端BTRST、第一上拉节点PU1和插黑控制节点H耦接，第一插黑复位子电路212配置为在插黑全局复位输入端BTRST提供的插黑全局复位信号和插黑控制节点H处电压的控制下，将非有效电平信号写入至第一上拉节点PU1。

第二插黑复位子电路222与插黑全局复位输入端BTRST、第二上拉节点PU2和插黑控制节点H耦接，第二插黑复位子电路222配置为在插黑全局复位输入端BTRST提供的插黑全局复位信号和插黑控制节点H处电压的控制下，将非有效电平信号写入至第二上拉节点PU2。

在一些实施例中，移位寄存器单元还包括：反相电路6，反相电路6与第一上拉节点PU1、第二上拉节点PU2、第一下拉节点PD1、第二下拉节点PD2耦接，反相电路6配置为向第一下拉节点PD1写入与第一上拉节点PU1处电压反相的电压，以及向第二下拉节点PD2写入与第二上拉节点PU2处反相的电压；

此时，第一输出电路5还与第一下拉节点PD1和第二下拉节点PD2耦接，第一输出电路5还配置为在第一下拉节点PD1处电压和第二下拉节点PD2处电压的控制下将非有效电平信号写入至两个级联信号输出端CR、CR’和两个第一复合信号输出端OUT1、OUT1’。

在一些实施例中，移位寄存器单元还包括：反馈电路7，反馈电路7与第一上拉节点PU1、第二上拉节点PU2、第一下拉节点PD1、第二下拉节点PD2耦接，配置为在第一下拉节点PD1处电压和/或第二下拉节点PD2处电压的控制下将非有效电平信号写入至第一上拉节点PU1和第二上拉节点PU2。

图6为本公开实施例提供的又一种移位寄存器单元的电路结构示意图。如图6所示，图6所示移位寄存器单元为基于图5所示移位寄存器单元的一种具体化可选实施方案。

第一显示输入子电路111包括第一晶体管M1，第一显示复位子电路112包括第二晶体管M2，第二显示输入子电路121包括第三晶体管M3，第二显示复位子电路122包括第四晶体管M4，第一插黑输入子电路211包括第五晶体管M5～第七晶体管M7，第二插黑输入子电路221包括第八晶体管M8，第一插黑复位子电路212包括第九晶体管M9和第十晶体管M10，第二插黑复位子电路222包括第十一晶体管M11和第十二晶体管M12，第一输出子电路包括第十三晶体管M13～第十六晶体管M16以及第二十七晶体管M27～第三十晶体管M30，反相电路6包括第十七晶体管M17～第二十四晶体管M24，反馈电路7包括第二十五晶体管M25和第二十六晶体管M26，控压电路4包括第一控压晶体管K1，第一防漏电电路3包括第一防漏电晶体管T1。

其中，第一晶体管M1的控制极与显示级联信号输入端IN1耦接，第一晶体管M1的第一极与显示级联信号输入端IN1耦接，第一晶体管M1的第二极与第一聚集节点Z1耦接。

第二晶体管M2的控制极与显示复位信号输入端RST耦接，第二晶体管M2的第一极与第一上拉节点PU1耦接，第二晶体管M2的第二极与第二工作电压端耦接，第二工作电压端提供处于非有效电平状态的第二工作电压VGL1。

第三晶体管M3的控制极与显示级联信号输入端IN1耦接，第三晶体管M3的第一极与显示级联信号输入端IN1耦接，第三晶体管M3的第二极与第二上拉节点PU2耦接。

第四晶体管M4的控制极与显示复位信号输入RST端耦接，第四晶体管M4的第一极与第二上拉节点PU2耦接，第四晶体管M4的第二极与第二工作电压端耦接。

第五晶体管M5的控制极与第一控制时钟信号端BCK1耦接，第五晶体管M5的第一极与插黑级联信号输入端IN2耦接，第五晶体管M5的第二极与插黑控制节点H耦接。

第六晶体管M6的控制极与插黑控制节点H耦接，第六晶体管M6的第一极与第二控制时钟信号端BCK2耦接，第六晶体管M6的第二极与第一插黑输入子电路211内的插黑上拉节点K耦接。

第七晶体管M7的控制极与第二控制时钟信号端BCK2耦接，第七晶体管M7的第一极与插黑上拉节点K耦接，第七晶体管M7的第二极与第一聚集节点Z1耦接。

第八晶体管M8的控制极与第二控制时钟信号端BCK2耦接，第八晶体管M8的第一极与控压节点OFF耦接，第八晶体管M8的第二极与第二上拉节点PU2耦接。

第九晶体管M9的控制极与插黑控制节点H耦接，第九晶体管M9的第一极与第一上拉节点PU1耦接，第九晶体管M9的第二极与第十晶体管M10的第一极耦接。

第十晶体管M10的控制极与插黑全局复位信号输入端BTRST耦接，第十晶体管M10的第二极与第二工作电压端耦接。

第十一晶体管M11的控制极与插黑控制节点H耦接，第十一晶体管M11的第一极与第二上拉节点PU2耦接，第十一晶体管M11的第二极与第十二晶体管M12的第一极耦接。

第十二晶体管M12的控制极与插黑全局复位信号输入端BTRST耦接，第十二晶体管M12的第二极与第二工作电压端耦接。

第十三晶体管M13的控制极与第一上拉节点PU1耦接，第十三晶体管M13的第一极与一个级联时钟信号端CLKD耦接，第十三晶体管M13的第二极与一个级联信号输出端CR耦接。

第十四晶体管M14的控制极与第一上拉节点PU1耦接，第十四晶体管M14的第一极与一个第一扫描时钟信号端CLKE耦接，第十四晶体管M14的第二极与一个第一复合信号输出端OUT1耦接。

第十五晶体管M15的控制极与第二上拉节点PU2耦接，第十五晶体管M15的第一极与另一个级联时钟信号端CLKD’耦接，第十五晶体管M15的第二极与另一个级联信号输出端CR’耦接。

第十六晶体管M16的控制极与第二上拉节点PU2耦接，第十六晶体管M16的第一极与另一个第一扫描时钟信号端CLKE’耦接，第十六晶体管M16的第二极与另一个第一复合信号输出端OUT1’耦接。

第十七晶体管M17的控制极与第一工作电压端(提供处于有效电平状态的第一工作电压VDD)耦接，第十七晶体管M17的第一极与第一工作电压端耦接，第十七晶体管M17的第二极与第十九晶体管M19的控制极和第十八晶体管M18的第一极耦接；

第十八晶体管M18的控制极与第一上拉节点PU1耦接，第十八晶体管M18的第二极与第二工作电压端耦接。

第十九晶体管M19的第一极与第一工作电压端耦接，第十九晶体管M19的第二极与第一下拉节点PD1耦接。

第二十晶体管M20的控制极与第一上拉节点PU1耦接，第二十晶体管M20的第一极与第一下拉节点PD1耦接，第二十晶体管M20的第二极与第二工作电压端耦接。

第二十一晶体管M21的控制极与第一工作电压端耦接，第二十一晶体管M21的第一极与第一工作电压端耦接，第二十一晶体管M21的第二极与第二十三晶体管M23的控制极和第二十二晶体管M22的第一极耦接；

第二十二晶体管M22的控制极与第二上拉节点PU2耦接，第二十二晶体管M22的第二极与第二工作电压端耦接。

第二十三晶体管M23的第一极与第一工作电压端耦接，第二十三晶体管M23的第二极与第二下拉节点PD2耦接。

第二十四晶体管M24的控制极与第二上拉节点PU2耦接，第二十四晶体管M24的第一极与第二下拉节点PD2耦接，第二十四晶体管M24的第二极与第二工作电压端耦接。

第二十五晶体管M25的控制极与第一下拉节点PD1耦接，第二十五晶体管M25的第一极与第一上拉节点PU1耦接，第二十五晶体管M25的第二极与第二工作电压端耦接。

第二十六晶体管M26的控制极与第二下拉节点PD2耦接，第二十六晶体管M26的第一极与第二上拉节点PU2耦接，第二十六晶体管M26的第二极与第二工作电压端耦接。

第二十七晶体管M27的控制极与第一下拉节点PD1耦接，第二十七晶体管M27的第一极与级联信号输出端CR耦接，第二十七晶体管M27的第二极与第二工作电压端耦接。

第二十八晶体管M28的控制极与第一下拉节点PD1耦接，第二十八晶体管M28的第一极与第一复合信号输出端OUT1耦接，第二十八晶体管M28的第二极与第三工作电压端(提供第三工作电压VGL2，VGL2可以与VGL1相等)耦接。

第二十九晶体管M29的控制极与第二下拉节点PD2耦接，第二十九晶体管M29的第一极与级联信号输出端CR'耦接，第二十九晶体管M29的第二极与第二工作电压端耦接。

第三十晶体管M30的控制极与第二下拉节点PD2耦接，第三十晶体管M30的第一极与第一复合信号输出端OUT1'耦接，第三十晶体管M30的第二极与第三工作电压端耦接。

在一些实施例中，为保证插黑控制节点H处电压的稳定性，在第一插黑输入子电路211内还配置有第一电容C1。

在一些实施例中，第一输出电路5内还配置有第二电容C2和第三电容C3；其中，第二电容C2的第一端与第一上拉节点PU1连接，第二电容C2的第二端与第一复合信号输出端OUT1连接；第三电容C3的第一端与第二上拉节点PU2连接，第三电容C3的第二端与第一复合信号输出端OUT1'连接。

图7为图6所示移位寄存器单元在进行显示驱动和进行插黑驱动的一种工作时序图。如图6和图7所示，该移位寄存器单元进行显示驱动的过程可包括：显示预充阶段t1、显示驱动输出阶段t2、显示复位阶段t3；该移位寄存器单元进行插黑驱动的过程可包括：插黑预充阶段t4、插黑写入阶段t5、插黑驱动输出阶段t6、插黑复位阶段t7。

在显示预充阶段t1，显示级联信号输入端IN1提供的显示级联信号处于高电平状态，第一晶体管M1和第三晶体管M3导通，处于高电平状态的显示级联信号写入至第一聚集节点Z1和第二上拉节点PU2，此时第一防漏电晶体管T1导通，第一聚集节点Z1处处于高电平状态的电压通过第一防漏电晶体管T1写入至第一上拉节点PU1，第一上拉节点PU1处于高电平状态。此时，第一控压晶体管K1导通，第一工作电压端提供的处于高电平状态的第一工作电压VDD通过第一控压晶体管K1写入至控压节点OFF，控压节点OFF处电压处于高电平状态。由于第三晶体管M3导通，控压节点OFF处的高电平信号通过第三晶体管M3写入至第二上拉节点PU2节点PU2；即第一上拉节点PU1和第二上拉节点PU2均处于高电平状态；与此同时，在第十七晶体管M17～第二十四晶体管M24的作用下，第一下拉节点PD1和第二下拉节点PD2均处于低电平状态。

在显示驱动输出阶段t2，由于第一上拉节点PU1和第二上拉节点PU2均处于高电平状态，则第十三晶体管M13～第十六晶体管M16均导通，级联时钟信号端CLKD和级联时钟信号端CLKD'分别向级联信号输出端CR和级联信号输出端CR’写入对应的级联信号，第一扫描时钟信号端CLKE和第一扫描时钟信号端CLKE'分别向第一复合信号输出端OUT1和级联信号输出端第一复合信号输出端OUT1’写入对应的信号。联信号输出端CR输出显示级联脉冲，第一复合信号输出端OUT1和第一复合信号输出端OUT1’依次输出显示驱动脉冲。

需要说明的是，在图7所示工作时序中，级联信号输出端CR用作显示级联信号输出端，级联信号输出端CR’用作插黑级联信号输出端，因此在显示驱动输出阶段t2内级联信号输出端CR’未输出脉冲。

在显示复位阶段t3，显示复位信号输入RST端提供的显示复位信号处于高电平状态，第二晶体管M2和第四晶体管M4均导通，低电平信号(具体为第二工作电压端提供的第二工作电压VGL1)写入至第一上拉节点PU1和第二上拉节点PU2；与此同时，在第十七晶体管M17～第二十四晶体管M24的作用下，第一下拉节点PD1和第二下拉节点PD2均处于高电平状态，第二十七晶体管M27～第三十晶体管M30均导通，以实现对级联信号输出端CR、级联信号输出端CR’、第一复合信号输出端OUT1和第一复合信号输出端OUT1’进行复位以及降噪。

需要说明的是，在显示复位阶段t3中，由于第一上拉节点PU1处于低电平状态，故第一控压晶体管K1截止，此时控压节点OFF处于浮接状态，第一防漏电晶体管T1等同于一个大电阻，控压节点OFF和第一聚集节点Z1处电压被下拉至低电平状态。

在插黑预充阶段t4，插黑级联信号输入端IN2提供的显示级联信号处于高电平状态，第一控制时钟信号端BCK1提供的第一控制时钟信号处于高电平状态，第五晶体管M5导通，处于高电平状态的插黑级联信号写入至插黑控制节点H。在第一电容C1的作用下，插黑控制节点H维持高电平状态。

在插黑写入阶段t5，由于插黑控制节点H维持高电平状态，因此第六晶体管M6导通；与此同时，第二控制时钟信号端BCK2提供的第二控制时钟信号处于高电平状态，第七晶体管M7和第八晶体管M8导通，处于高电平状态的第二控制时钟信号通过第六晶体管M6和第七晶体管M7写入至第一聚集节点Z1处，第一防漏晶体管T1导通，第一聚集节点Z1处处于高电平状态的电压通过第一防漏电晶体管T1写入至第一上拉节点PU1；此时，第一控压晶体管K1导通，第一工作电压端提供的处于高电平状态的第一工作电压VDD通过第一控压晶体管K1写入至控压节点OFF，控压节点OFF处电压处于高电平状态。由于第八晶体管M3导通，控压节点OFF处的高电平信号通过第八晶体管M8写入至第二上拉节点PU2节点PU2；即第一上拉节点PU1和第二上拉节点PU2均处于高电平状态；在第十七晶体管M17～第二十四晶体管M24的作用下，第一下拉节点PD1和第二下拉节点PD2均处于低电平状态。

在插黑驱动输出阶段t6，由于第一上拉节点PU1和第二上拉节点PU2均处于高电平状态，则第十三晶体管M13～第十六晶体管M16均导通，级联时钟信号端CLKD和级联时钟信号端CLKD'分别向级联信号输出端CR和级联信号输出端CR’写入对应的级联信号，第一扫描时钟信号端CLKE和第一扫描时钟信号端CLKE'分别向第一复合信号输出端OUT1和级联信号输出端第一复合信号输出端OUT1’写入对应的信号。联信号输出端CR'输出插黑级联脉冲，第一复合信号输出端OUT1和第一复合信号输出端OUT1’同时输出插黑驱动脉冲。

需要说明的是，在图8所示工作时序中，级联信号输出端CR用作显示级联信号输出端，级联信号输出端CR’用作插黑级联信号输出端，因此在插黑驱动输出阶段t6内级联信号输出端CR未输出脉冲。

在插黑复位阶段t7，由于插黑控制节点H维持高电平状态，因此第九晶体管M9和第十一晶体管M11均导通，插黑全局复位信号输入端BTRST提供的插黑全局复位信号处于高电平状态，第十晶体管M10和第十二晶体管M12均导通，处于低电平状态的第二工作电压VGL2通过第十晶体管M10和第九晶体管M9写入至第一上拉节点PU1，处于低电平状态的第二工作电压VGL2通过第十二晶体管M12和第十一晶体管M11写入至第二上拉节点PU2。与此同时，在第十七晶体管M17～第二十四晶体管M24的作用下，第一下拉节点PD1和第二下拉节点PD2均处于高电平状态，第二十七晶体管M27～第三十晶体管M30均导通，以实现对级联信号输出端CR、级联信号输出端CR’、第一复合信号输出端OUT1和第一复合信号输出端OUT1’进行复位以及降噪。

需要说明的是，在插黑复位阶段t7中，由于第一上拉节点PU1处于低电平状态，故第一控压晶体管K1截止，此时控压节点OFF处于浮接状态，第一防漏电晶体管T1等同于一个大电阻，控压节点OFF和第一聚集节点Z1处电压被下拉至低电平状态。

在此后某个时段内，第一控制时钟信号处于高电平状态且插黑级联输入信号端处于低电平状态，此时插黑控制节点H处电压会被拉低至低电平状态。

在本公开实施例中，由于控压节点OFF处电压在显示复位阶段t3和插黑复位阶段t7均处于非有效电平状态，故可以利用控压节点OFF处电压来对第一上拉节点PU1和第二上拉节点PU2进行复位。

图8为图6所示移位寄存器单元在进行显示驱动和进行插黑驱动的另一种工作时序图。如图8所示，在图8所示工作时序中，级联信号输出端CR用作插黑级联信号输出端，级联信号输出端CR’用作显示级联信号输出端。因此，在显示驱动输出阶段t2内，级联信号输出端CR未输出脉冲而级联信号输出端CR’输出有显示级联脉冲；在插黑驱动输出阶段t6内，级联信号输出端CR'未输出脉冲而级联信号输出端CR输出有插黑级联脉冲。

需要说明的是，图6所示移位寄存器单元采用图8所示工作时序进行工作的过程，可参照前面对图7的相应描述，此处不再赘述。

需要说明的是，图6中所示第一显示输入子电路111、第一显示复位子电路112、第二显示输入子电路121、第二显示复位子电路122、第一插黑输入子电路211、第二插黑输入子电路221、第一插黑复位子电路212、第二插黑复位子电路222、第一输出子电路、反相电路6、反馈电路7、控压电路4以及第一防漏电电路3的具体电路结构，其仅起到示例性作用，其不会对本公开的技术方案产生限制，这些功能性电路还可采用其他能够实现对应功能的电路结构，本公开的技术方案对此不作限制。

图9为本公开实施例提供的再一种移位寄存器的电路结果示意图。如图9所示，与前面实施例中不同，图9所示移位寄存器还包括第二输出电路8；第二输出子电路与第一上拉节点PU1、第二上拉节点PU2、两个第二扫描时钟信号端CLKF、CLKF’和两个第二复合信号输出端OUT2、OUT2'耦接，第二输出电路8用于在第一上拉节点PU1处电压的控制下，将一个第二扫描时钟信号端CLKF提供的第二扫描时钟信号写入至一个第二复合信号输出端CLKF，以及在第二上拉节点PU2处电压的控制下，将另一个第二扫描时钟信号端CLKF’提供的第二扫描时钟信号写入至另一个第二复合信号输出端OUT2'。

在显示区内，第二栅线G2延伸至周边区内并与对应的第二复合信号输出端OUT2、OUT2'耦接，不同第二栅线G2耦接不同第二复合信号输出端。

在一些实施例中，第二输出子电路包括第三十一晶体管M31～第三十四晶体管M34、第四电容C4和第五电容C5。

其中，第三十一晶体管M31的控制极与第一上拉节点PU1耦接，第三十一晶体管M31的第一极与一个第二扫描时钟信号端CLKF耦接，第三十一晶体管M31的第二极与一个第二复合信号输出端OUT2耦接。

第三十二晶体管M32的控制极与第二上拉节点PU2耦接，第三十二晶体管M32的第一极与另一个第二扫描时钟信号端CLKF'耦接，第三十二晶体管M32的第二极与一个第二复合信号输出端OUT2'耦接。

第三十三晶体管M33的控制极与第一下拉节点PD1耦接，第三十三晶体管M33的第一极与第二复合信号输出端OUT2耦接，第三十三晶体管M33的第二极与第三工作电压端耦接。

第三十四晶体管M34的控制极与第二下拉节点PD2耦接，第三十四晶体管M34的第一极与第二复合信号输出端OUT2'耦接，第三十四晶体管M34的第二极与第三工作电压端耦接。

图10为本公开实施例提供的再一种移位寄存器单元的电路结构示意图，图11为本公开实施例提供的再一种移位寄存器单元的电路结构示意图。如图10和图11所示，在一些实施例中，移位寄存器单元还包括：感测输入电路；其中，感测输入电路包括：第一感测输入子电路911，第一感测输入子电路911与第一聚集节点Z1、感测级联信号输入端、随机感测信号端OE和感测控制信号端CLKA耦接，第一感测输入子电路911配置为在随机感测信号端OE提供的随机感测信号的控制下将感测级联信号输入端提供的感测级联信号写入至感测控制节点，以及在感测控制节点处电压和感测控制信号端CLKA提供的感测控制信号的控制下，将有效电平信号写入至第一聚集节点Z1。

在本公开实施例中，第一感测输入子电路911与第一聚集节点Z1相连并通过第一防漏电电路3向第一上拉节点PU1写入有效电平信号。基于前面对“第一防漏电电路3”的描述可见，第一防漏电电路3也可起到防止第一上拉节点PU1通过第一感测输入子电路911进行漏电的作用。

在本公开实施中，第一显示输入子电路111、第一插黑输入子电路211、第一感测输入子电路911三者共用同一第一防漏电电路3，有利于降低移位寄存器单元的复杂程度，减少移位寄存器单元内所需设置的晶体管数量。

在一些实施例中，感测输入电路还包括：第二感测输入电路，第二感测输入电路与感测控制信号端CLKA、控压节点OFF和第二上拉节点PU2连接，第二感测输入电路配置为在感测控制信号端CLKA提供的感测控制信号的控制下将控压节点OFF处的电压写入至第二上拉节点PU2。

在一些实施例中，移位寄存器单元还包括：感测复位电路，感测复位电路包括：第一感测复位子电路912和第二感测复位子电路922。

其中，第一感测复位子电路912与第一上拉节点PU1、预设感测复位控制信号输入端耦接，第一感测复位子电路912配置为在预设感测复位控制信号输入端提供的预设感测复位控制信号的控制下，将非有效电平信号写入至第一上拉节点PU1。

第二感测复位子电路922与第二上拉节点PU2、预设感测复位控制信号输入端耦接，第二感测复位子电路922配置为在预设感测复位控制信号输入端提供的预设感测复位控制信号的控制下，将非有效电平信号写入至第二上拉节点PU2。

参见图10所示，在一些实施例中，预设感测复位控制信号输入端为感测全局复位信号输入端TRST，预设感测复位控制信号为感测全局复位信号。

参见图11所示，在一些实施例中，预设感测复位控制信号输入端为随机感测信号端OE和感测控制信号端CLKA，预设感测复位控制信号为随机感测信号和感测控制信号。与图10中所示利用一个新增的感测全局复位信号输入端TRST来控制进行感测全局复位，在图11所示情况中，利用已有的随机感测信号端OE和感测控制信号端CLKA来控制进行感测全局复位，可有效减少移位寄存器单元所需配置的信号端种类，有利于减少布线。

参见图10和图11所示，在一些实施例中，第一感测输入子电路911包括第三十五晶体管M35～第三十七晶体管M37，第二感测输入子电路921包括第三十八晶体管。

其中，第三十五晶体管M35的控制极与随机感测信号端OE耦接，第三十五晶体管M35的第一极与感测级联信号输入端IN3耦接，第三十五晶体管M35的第二极与感测控制节点Q耦接。

第三十六晶体管M36的控制极与感测控制节点Q耦接，第三十六晶体管M36的第一极与感测控制信号端CLKA耦接，第三十六晶体管M36的第二极与第三十七晶体管M37的第一极耦接。

第三十七晶体管M37的控制极与感测控制信号端CLKA耦接，第三十七晶体管M37的第二极与第一聚集节点Z1耦接。

第三十八晶体管M38的控制极与感测控制信号端CLKA耦接，第三十八晶体管M38的第一极与控压节点OFF连接，第三十八晶体管M38的第二极与第二上拉节点PU2连接。

参见图10所示，预设感测复位控制信号输入端为感测全局复位信号输入端TRST；在一些实施例中，第一感测复位子电路912包括第三十九晶体管M39，第二感测复位子电路922包括第四十晶体管M40。

其中，第三十九晶体管M39的控制极与感测全局复位信号输入端TRST连接，第三十九晶体管M39的第一极与第一上拉节点PU1连接，第三十九晶体管M39的第二极与第二工作电压端连接。

第四十晶体管M40的控制极与感测全局复位信号输入端TRST连接，第四十晶体管M40的第一极与第二上拉节点PU2连接，第四十晶体管M40的第二极与第二工作电压端连接。

参见图11所示，预设感测复位控制信号输入端为随机感测信号端OE和感测控制信号端CLKA；在一些实施例中，第一感测复位子电路912包括第一感测复位晶体管和第二感测复位晶体管，第二感测复位子电路922包括第三感测复位晶体管和第四感测复位晶体管。其中，第一感测复位晶体管为图11中的第四十一晶体管M41,第二感测复位晶体管为图11中的第四十二晶体管M42，第三感测复位晶体管为图11中的第四十三晶体管M43，第四感测复位晶体管为图11中的第四十四晶体管M44。

其中，第四十一晶体管M41的控制极与随机感测信号端OE连接，第四十一晶体管M41的第一极与第一上拉节点PU1连接，第四十一晶体管M41的第二极与第四十二晶体管M42的第一极连接。

第四十二晶体管M42的控制极与感测控制信号端CLKA连接，第四十二晶体管M42的第二极与第二工作电压端连接。

第四十三晶体管M43的控制极与随机感测信号端OE连接，第四十三晶体管M43的第一极与第二上拉节点PU2连接，第四十三晶体管M43的第二极与第四十四晶体管M44的第一极连接。

第四十四晶体管M44的控制极与感测控制信号端CLKA连接，第四十四晶体管M44的第二极与第二工作电压端连接。

图12为本公开实施例提供的再一种移位寄存器单元的电路结构示意图。如图12所示，在一些实施例中，第一显示复位子电路112还与第二聚集节点Z2耦接，第一显示复位电路具体配置为在显示复位信号输入端RST所提供的显示复位信号的控制下，将第二聚集节点Z2处的非有效电平信号写入至第一上拉节点PU1；第一插黑复位子电路212还与第二聚集节点Z2耦接，第一插黑复位子电路212具体配置为在插黑全局复位输入端BTRST提供的插黑全局复位信号和插黑控制节点H处电压的控制下，将第二聚集节点Z2处的非有效电平信号写入至第一上拉节点PU1；其中，第二聚集节点Z2与控压节点OFF耦接。

移位寄存器单元还包括：第二防漏电电路10；第二防漏电电路10与第二聚集节点Z2、控压电路4和第二工作电压端耦接，配置为在控压电路4未向控压节点OFF写入第一工作电压时将第二工作电压端提供的处于非有效电平状态的第二工作电压写入至第二聚集节点Z2。

在本公开实施例中，针对第一显示复位子电路112和第一插黑复位子电路212配置有第二防漏电电路10；在移位寄存器单元通过第一复合信号输出端输出显示驱动脉冲和插黑驱动脉冲时，第一上拉节点PU1处于有效电平状态；响应于第一上拉节点PU1的控制，控压电路4会持续将处于有效电平状态的第一工作电压写入至控压节点OFF以及与控压节点OFF相连的第二聚集节点Z2。由于控压电路4在持续对第二聚集节点Z2进行充电以维持第二聚集节点Z2处处于有效电平状态，故能有效避免第一上拉节点PU1通过第一显示复位子电路112和第一插黑复位子电路212进行漏电。与此同时，由于第一显示复位子电路112和第一插黑复位子电路212共用同一第二防漏电电路10，还能有效减少防漏电电路的数量，从而有利于降低移位寄存器单元的复杂程度，减少移位寄存器单元内所需设置的晶体管数量。

在一些实施例中，当移位寄存器单元内存在第一感测复位子电路912时，第一感测复位子电路912与第一上拉节点PU1、预设感测复位控制信号输入端、第二聚集节点Z2耦接，第一感测复位子电路912配置为在预设感测复位控制信号输入端提供的预设感测复位控制信号的控制下，将第二聚集节点Z2处的非有效电平信号写入至第一上拉节点PU1。也就是说，第一显示复位子电路112、第一插黑复位子电路212和第一感测复位子电路912三者共用同一第二防漏电电路10。

在一些实施例中，第二防漏电电路10包括第二防漏电晶体管T2；其中，第二防漏电晶体管T2的控制极与第二聚集节点Z2耦接，第二防漏电晶体管T2的第一极与第二聚集节点Z2耦接，第二防漏电晶体管T2的第二极与第二工作电压端耦接。

在第一上拉节点PU1处于有效电平状态时，控压电路4向控压节点OFF写入处于有效电平状态的第一工作电压，第二聚集节点Z2处电压也位于有效电平状态。在第一上拉节点PU1处于非有效电平状态时，控压电路4停止工作(即控压电路4未向控压节点OFF写入第一工作电压)，此时控压节点OFF可通过第一防漏电晶体管T1和第二防漏电晶体管T2进行放电，以使得控压节点OFF处电压处于非有效电平状态。

图13为本公开实施例提供的再一种移位寄存器单元的电路结构示意图。如图13所示，在一些实施例中，第二显示复位子电路122与第二上拉节点PU2和第三聚集节点Z3耦接，第二显示复位电路具体配置为在显示复位信号输入端RST所提供的显示复位信号的控制下，将第三聚集节点Z3处的非有效电平信号写入至第二上拉节点PU2；第二插黑复位子电路222与第二上拉节点PU2和第三聚集节点Z3耦接，第二插黑复位子电路222具体配置为在插黑全局复位输入端BTRST提供的插黑全局复位信号和插黑控制节点H处电压的控制下，将第三聚集节点Z3处的非有效电平信号写入至第二上拉节点PU2；其中，第三聚集节点Z3与控压节点OFF耦接。

移位寄存器单元还包括：第三防漏电电路11，与第三聚集节点Z3、控压电路4和第二工作电压端耦接，配置为在控压电路4未向控压节点OFF写入第一工作电压时将第二工作电压端提供的处于非有效电平状态的第二工作电压写入至第三聚集节点Z3。

在本公开实施例中，针对第二显示复位子电路122和第二插黑复位子电路222配置有第三防漏电电路11；在移位寄存器单元通过第一复合信号输出端输出显示驱动脉冲和插黑驱动脉冲时，第一上拉节点PU1和第二上拉节点PU2处于有效电平状态；响应于第一上拉节点PU1的控制，控压电路4会持续将处于有效电平状态的第一工作电压写入至控压节点OFF以及与控压节点OFF相连的第三聚集节点Z3。由于控压电路4在持续对第三聚集节点Z3进行充电以维持第三聚集节点Z3处处于有效电平状态，故能有效避免第二上拉节点PU2通过第二显示复位子电路122和第二插黑复位子电路222进行漏电。与此同时，由于第二显示复位子电路122和第二插黑复位子电路222共用同一第三防漏电电路11，还能有效减少防漏电电路的数量，从而有利于降低移位寄存器单元的复杂程度，减少移位寄存器单元内所需设置的晶体管数量。

在一些实施例中，当移位寄存器单元内存在第二感测复位子电路922时，第二感测复位子电路922与第二上拉节点PU2、预设感测复位控制信号输入端、第三聚集节点Z3耦接，第二感测复位子电路922配置为在预设感测复位控制信号输入端提供的预设感测复位控制信号的控制下，将第三聚集节点Z3处的非有效电平信号写入至第二上拉节点PU2。也就是说，第二显示复位子电路122、第二插黑复位子电路222和第二感测复位子电路922三者共用同一第三防漏电电路11。

在一些实施例中，第三防漏电电路11包括第三防漏电晶体管T3；其中，第三防漏电晶体管T3的控制极与第三聚集节点Z3耦接，第三防漏电晶体管T3的第一极与第三聚集节点Z3耦接，第二防漏电晶体管T2的第二极与第二工作电压端耦接。

在第一上拉节点PU1处于有效电平状态时，控压电路4向控压节点OFF写入处于有效电平状态的第一工作电压，第三聚集节点Z3处电压也位于有效电平状态。在第一上拉节点PU1处于非有效电平状态时，控压电路4停止工作(即控压电路4未向控压节点OFF写入第一工作电压)，此时控压节点OFF可通过第一防漏电晶体管T1和第三防漏电晶体管T3进行放电，以使得控压节点OFF处电压处于非有效电平状态。

需要说明的是，图13中示例性给出了移位寄存器单元可同时包括上述第二防漏电电路10和第三防漏电电路11的情况；本领域技术人员应该知晓的是，在移位寄存器单元内包括上述第三防漏电电路11且不包括第二防漏电电路10的情况，也应属于本公开的保护范围。

图14为本公开实施例提供的再一种移位寄存器单元的电路结构示意图。如图14所示，在一些实施例中，为增强移位寄存器单元内显示输入能力，在移位寄存器单元内增设有显示辅助输入电路12，显示辅助输入电路12与显示级联信号输入端IN1、第一聚集节点Z1和第一上拉节点PU1耦接，显示辅助输入电路12配置为在显示级联信号输入端IN1提供的显示级联信号的控制下，将第一聚集节点Z1处电压写入至第一上拉节点PU1。

也就是说，显示级联信号输入端IN1提供显示级联信号处于有效电平状态时，第一聚集节点Z1处处于有效电平状态的信号不仅可通过第一防漏电电路3写入至第一上拉节点PU1，还可通过显示辅助输入电路12写入至第一上拉节点PU1，从而能够提升有效电平信号写入至第一上拉节点PU1的速度，即移位寄存器单元的显示输入能力都得到提升。

在一些实施例中，显示辅助输入电路12包括：辅助输入晶体管M0；辅助输入晶体管M0的控制极与显示级联信号输入端IN1耦接，辅助输入晶体管M0的第一极与第一聚集节点Z1耦接，辅助输入晶体管M0的第二极与第一上拉节点PU1耦接。

在显示级联信号输入端IN1提供的显示级联信号处于有效电平状态时，辅助输入晶体管M0导通；在显示级联信号输入端IN1提供的显示级联信号处于有效电平状态时，辅助输入晶体管M0截止。

图15为本公开实施例提供的再一种移位寄存器单元的电路结构示意图。如图15所示，在一些实施例中，移位寄存器单元还包括：第一下拉控制电路21、第二下拉控制电路22和第三下拉控制电路23三者中的至少之一。需要说明的是，图15中示例画出了移位寄存器单元同时包括第一下拉控制电路21、第二下拉控制电路22和第三下拉控制电路23的情况。

其中，第一下拉控制电路21与显示级联信号输入端IN1、第一下拉节点PD1、第二下拉节点PD2和第二工作电压端耦接，第一下拉控制电路21配置为在显示级联信号输入端IN1提供的显示级联信号的控制下，将第二工作电压端提供的第二工作电压写入至第一下拉节点PD1。也就是说，在第一显示输入子电路111向第一聚集节点Z1写入有效电平信号时，第一下拉控制电路21可同步向第一下拉节点PD1写入非有效电平信号，以使得第一下拉节点PD1处电压能够快速到达至非有效电平状态。

第二下拉控制电路22与插黑控制节点H、第二控制时钟信号端BCK2、第一下拉节点PD1和第二工作电压端耦接，第二下拉控制电路22配置为在插黑控制节点H处电压和第二控制时钟信号端BCK2提供的第二控制时钟信号的控制下，将第二工作电压端提供的第二工作电压写入至第一下拉节点PD1。也就是说，在第一插黑输入子电路211向第一聚集节点Z1写入有效电平信号时，第二下拉控制电路22可同步向第一下拉节点PD1写入非有效电平信号，以使得第一下拉节点PD1处电压能够快速到达至非有效电平状态。

第三下拉控制电路23与感测控制信号端CLKA、感测控制节点Q、第一下拉节点PD1和第二工作电压端耦接，第三下拉控制电路23配置为在感测控制Q节点处电压和感测控制信号端CLKA提供的感测控制信号的控制下，将第二工作电压端提供的第二工作电压写入至第一下拉节点PD1。也就是说，在第一感测输入子电路911向第一聚集节点Z1写入有效电平信号时，第三下拉控制电路23可同步向第一下拉节点PD1写入非有效电平信号，以使得第一下拉节点PD1处电压能够快速到达至非有效电平状态。

在一些实施例中，第一下拉控制电路21包括第五十晶体管M50，第二下拉控制电路22包括第五十一晶体管M51和第五十二晶体管M52，第三下拉控制电路23包括第五十三晶体管M53和第五十四晶体管M54。

其中，第五十晶体管M50的控制极与显示级联信号输入端IN1连接，第五十晶体管M50的第一极与第一下拉节点PD1连接，第五十晶体管M50的第二极与第二工作电压端连接。

第五十一晶体管M51的控制极与插黑控制节点H连接，第五十一晶体管M51的第一极与第一下拉节点PD1连接，第五十一晶体管M51的第二极与第五十二晶体管M52的第一极连接。

第五十二晶体管M52的控制极与第二控制时钟信号端BCK2连接，第五十二晶体管M52的第二极与第二工作电压端连接。

第五十三晶体管M53的控制极与感测控制节点Q连接，第五十三晶体管M53的第一极与第一下拉节点PD1连接，第五十三晶体管M53的第二极与第五十四晶体管M54的第一极连接。

第五十四晶体管M54的控制极与感测控制信号端CLKA连接，第五十四晶体管M54的第二极与第二工作电压端连接。

需要说明的是，上述第一下拉控制电路21包括第五十晶体管M50，第二下拉控制电路22包括第五十一晶体管M51和第五十二晶体管M52，第三下拉控制电路23包括第五十三晶体管M53和第五十四晶体管M54的情况，仅起到示例性作用，其不会对本公开的技术方案产生限制，这些功能性电路还可采用其他能够实现对应功能的电路结构，本公开的技术方案对此不作限制。

需要说明的是，在上述各实施例中不同功能性电路的部分可以相互组合，通过组合所得到的技术方案也应属于本公开的保护范围。

基于同一发明构思，本公开实施例还提供了一种栅极驱动电路，该栅极驱动电路包括多级级联的移位寄存器单元，其中该移位寄存器单元可采用前面实施例所提供的移位寄存器单元。

需要说明的是，在图6、图9～图15所示移位寄存器单元中，(a)部分和(b)部分可以分别看作是一级移位寄存器电路(一级移位寄存器单元包含两级移位寄存器电路)，其中一级移位寄存器电路对应显示区内的一行像素单元。当M个移位寄存器单元依次排布构成一个栅极驱动电路时，可看作是该栅极驱动电路包含2M个级联的移位寄存器电路，该栅极驱动电路可用于驱动显示区内的M行像素单元。在图6、图9～图15中，(a)部分所对应的移位寄存器电路为栅极驱动电路内位于奇数级的移位寄存器电路，(b)部分所对应的移位寄存器电路为栅极驱动电路内位于偶数级的移位寄存器电路；(a)部分所对应的移位寄存器电路与显示区内位于奇数行的像素单元相对应，(b)部分所对应的移位寄存器电路与显示区内位于偶数行的像素单元相对应。

进一步地，在栅极驱动电路内，位于奇数级的移位寄存器电路(即(a)部分所对应的移位寄存器电路)用于实现显示驱动级联，位于偶数级的移位寄存器电路(即(b)部分所对应的移位寄存器电路)用于实现插黑驱动级联；或者，位于奇数级的移位寄存器电路用于实现插黑驱动级联，位于偶数级的移位寄存器电路用于实现显示驱动级联。在实际应用中，可根据实际需要来进行设计。

在一些实施例中，第m级移位寄存器单元的显示级联信号输入端IN1与第m-a级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器单元的显示复位信号输入端RST与第m+b级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端IN2与第m-c级移位寄存器单元的插黑级联信号输出端耦接，a、b、c分别为预设的正整数且a+b≤c，m为正整数并满足a＜m、c＜m且m+b≤M。前a级移位寄存器单元SRU1～SRUa的显示级联信号输入端IN1与显示帧起始信号输入端(提供显示帧起始信号STV)耦接，后b级移位寄存器单元SRUM-b+1～SRUM的显示复位信号输入端RST与显示帧复位信号输入端(提供显示帧复位信号)耦接，前c级移位寄存器单元SRU1～SRUc的插黑级联信号输入端IN2与插黑帧起始信号输入端(提供插黑帧启示信号BSTV)耦接。

图16为本公开实施例提供的栅极驱动电路的一种电路结构示意图，图17为本公开实施例中一个第一移位寄存器单元组的一种电路结构示意图，图18为本公开实施例中一个第二移位寄存器单元组的一种电路结构示意图。如图16至图18所示，栅极驱动电路配置有4条控制时钟信号线BK1～BK4，M个移位寄存器单元分为多个第一移位寄存器单元组A和多个第二移位寄存器单元组B，第一移位寄存器单元组A内移位寄存器单元的数量与第二移位寄存器单元组B内移位寄存器的数量均为c。

在一些实施例中，c取值为4。a和b的取值有如下几种情况：1)a取值为1且b取值为1；2)a取值为1且b取值为2；3)a取值为1且b取值为3；4)a取值为2且b取值为1；5)a取值为2且b取值为2；6)a取值为3且b取值为1。其中，a和b的取值决定了在驱动过程中各移位寄存器单元之间的级联关系。

栅极驱动电路配置有4c条第一扫描时钟信号线CKE1～CKE16，4c条第一扫描时钟信号线CKE1～CKE16分为第一信号线组(包含第一扫描时钟信号线CKE1～CKE8)和第二信号线组(包含第一扫描时钟信号线CKE9～CKE16)，第一信号线组内第一扫描时钟信号线CKE1～CKE8的数量和第二信号线组内第一扫描时钟信号线CKE9～CKE16的数量均为2c；第一移位寄存器单元组A内的第i个移位寄存器单元的两个第一扫描时钟信号端CLKE、CLKE’分别与第一信号线组内第2i-1条第一扫描时钟信号线和第2i条第一扫描时钟信号线耦接，第二移位寄存器单元组B内的第i个移位寄存器单元的两个第一扫描时钟信号端CLKE、CLKE’分别与第二信号线组内第2i-1条第一扫描时钟信号线和第2i条第一扫描时钟信号线耦接。

栅极驱动电路配置有4c条级联时钟信号线CKD1～CKE16，4c条级联时钟信号线分为第四信号线组(包含级联时钟信号线CKD1～CKD8)和第五信号线组(包含级联时钟信号线CKD9～CKD16)，第四信号线组内级联时钟信号线CKD1～CKD8的数量和第五信号线组内级联时钟信号线CKD9～CKD16的数量均为2c；第一移位寄存器单元组内的第i个移位寄存器单元的两个级联时钟信号端CLKD、CLKD’分别与第四信号线组内第2i-1条级联时钟信号线和第2i条级联时钟信号线耦接；第二移位寄存器单元组内的第i个移位寄存器单元的两个级联时钟信号端CLKD、CLKD’分别与第五信号线组内第2i-1条级联时钟信号线和第2i条级联时钟信号线耦接。其中，i为正整数且i≤c。

参见图16所示，在多个第一移位寄存器单元组A和多个第二移位寄存器单元组B中，一个第一移位寄存器单元组A与一个第二移位寄存器单元组B依次交替设置。其中，在第一移位寄存器单元组A内，移位寄存器单元的第一控制时钟信号端BCK1与控制时钟信号线BK1连接，移位寄存器单元的第二控制时钟信号端BCK2与控制时钟信号线BK2连接。在第二移位寄存器单元组B内，移位寄存器单元的第一控制时钟信号端BCK1与控制时钟信号线BK3连接，移位寄存器单元的第二控制时钟信号端BCK2与控制时钟信号线BK4连接。

图19为本公开实施例提供的栅极驱动电路的另一种电路结构示意图。如图19所示，与图16中所示一个第一移位寄存器单元组A与一个第二移位寄存器单元组B依次交替设置的情况不同，图17所示情况中两个第一移位寄存器单元组A1、A2与两个第二移位寄存器单元组B1、B2依次交替设置。

在图19所示情况内，第一移位寄存器单元组A1、A2和第二移位寄存器单元组B1、B2内移位寄存器单元与第一扫描时钟信号线CKE1～CKE16和级联时钟信号线CKD1～CKD16的连接方式，可参见图17和图18所示。

在图19所示情况内，在位于奇数位次的第一移位寄存器单元组A1内，移位寄存器单元的第一控制时钟信号端BCK1与控制时钟信号线BK1连接，移位寄存器单元的第二控制时钟信号端BCK2与控制时钟信号线BK2连接。在位于偶数位次的第一移位寄存器单元组A2内，移位寄存器单元的第一控制时钟信号端BCK1与控制时钟信号线BK3连接，移位寄存器单元的第二控制时钟信号端BCK2与控制时钟信号线BK4连接。在位于奇数位次的第二移位寄存器单元组B1内，移位寄存器单元的第一控制时钟信号端BCK1与控制时钟信号线BK1连接，移位寄存器单元的第二控制时钟信号端BCK2与控制时钟信号线BK2连接。在位于偶数位次的第二移位寄存器单元组B2内，移位寄存器单元的第一控制时钟信号端BCK1与控制时钟信号线BK3连接，移位寄存器单元的第二控制时钟信号端BCK2与控制时钟信号线BK4连接。

图20为图16所示栅极驱动电路的一种工作时序图，图21为图19所示栅极驱动电路的一种工作时序图。如图20和图21所示，栅极驱动电路在工作过程中交替进行显示驱动阶段J1和插黑驱动阶段J2；其中，在一个显示驱动阶段J1内栅极驱动电路会对某8行像素单元进行显示驱动，在一个插黑驱动阶段J2内栅极驱动电路会对某8行像素进行插黑驱动。具体工作过程，此处不再赘述。

在本公开实施例中，位于同一第一/第二移位寄存器单元组内的各移位寄存器单元同时进行插黑驱动，故同一第一/第二移位寄存器单元组内的各移位寄存器单元可以对第一插黑输入子电路211内的部分电路进行共用。

图22为本公开实施例中位于同一移位寄存器单元组内的移位寄存器单元实现第一插黑输入子电路211共用的一种电路结构示意图。如图22所示，第一插黑输入子电路211包括：共用部分电路2111和对应的一个非共用部分电路2112_1、2112_2、2112_3、2112_4，共用部分电路2111和非共用部分电路2112_1、2112_2、2112_3、2112_4耦接于插黑上拉节点K。

其中，位于同一第一移位寄存器单元组的各移位寄存器单元内第一插黑输入子电路211包含同一共用部分电路2111，位于同一第一移位寄存器单元组的各移位寄存器单元内第一插黑输入子电路211包含不同非共用部分电路部分2112_1、2112_2、2112_3、2112_4。

位于同一第二移位寄存器单元组的各移位寄存器单元内第一插黑输入子电路211包含同一共用部分电路2111，位于同一第二移位寄存器单元组的各移位寄存器单元内第一插黑输入子电路211包含不同的非共用部分电路2112_1、2112_2、2112_3、2112_4。

共用部分电路2111与插黑级联信号输入端IN2、第一控制时钟信号端BCK1耦接，共用部分电路2111配置为在第一控制时钟信号端BCK1提供的第一控制时钟信号的控制下，将插黑级联信号输入端IN2提供的插黑级联信号写入至插黑控制节点H，以及在插黑控制节点H处电压的控制下，将有效电平信号写入至插黑上拉节点K。

非共用部分电路2112_1、2112_2、2112_3、2112_4与第二控制时钟信号端BCK2和所属移位寄存器单元内的第一聚集节点，非共用部分电路配置为在第二控制时钟信号端BCK2提供的第二控制时钟信号的控制下，将插黑上拉节点K处电压写入至对应移位寄存器单元内的第一聚集节点。

在一些实施例中，非共用部分电路包括第五晶体管M5、第六晶体管M6以及第一电容C1，非共用部分电路包括第七晶体管M7_1、M7_2、M7_3、M7_4。作为一个示例，每个移位寄存器单元组内包括4个移位寄存器单元，该4个移位寄存器单元内的第一聚集节点分别记为Z1_1、Z1_2、Z1_3、Z1_4，其中第七晶体管M7_1的第二极与第一聚集节点Z1_1相连，第七晶体管M7_2的第二极与第一聚集节点Z1_2相连，第七晶体管M7_3的第二极与第一聚集节点Z1_3相连，第七晶体管M7_4的第二极与第一聚集节点Z1_4相连。通过上述第七晶体管M7_1、M7_2、M7_3、M7_4可将插黑上拉节点K处的节点分别写入4个移位寄存器单元内的第一聚集节点Z1_1、Z1_2、Z1_3、Z1_4处。

通过上述将位于同一移位寄存器单元组的移位寄存器单元内第一插黑输入子电路中的部分晶体管进行共用，可有效减少栅极驱动电路内晶体管的数量，使得栅极驱动电路的占用面积减少，有利于产品的窄边框设计。

基于同一发明构思，本公开实施例还提供了一种显示装置，该显示装置包括前面实施例所提供的栅极驱动电路。

本公开实施例所提供的显示装置可以为：显示面板、柔性可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

基于同一发明构思，本公开实施例还提供了一种移位寄存器单元的驱动方法，其中该移位寄存器单元采用前面实施例所提供的移位寄存器单元。图23为本公开实施例提供的一种移位寄存器单元的驱动方法的流程图，如图23所示，该驱动方法包括：显示驱动过程和插黑驱动过程，其中显示驱动过程包括步骤S101，插黑驱动过程包括步骤S201和步骤202。

步骤S101、显示预充阶段，第一显示输入子电路在显示级联信号的控制下将有效电平信号写入至第一聚集节点，第一防漏电电路在第一聚集节点处电压的控制下第一聚集节点处电压写入至第一上拉节点。

步骤S201、插黑预充阶段，第一插黑输入子电路在第一控制时钟信号的控制下将插黑级联信号写入至插黑控制节点。

步骤S202、插黑写入阶段，第一插黑输入子电路在插黑控制节点处电压和第二控制时钟信号的控制下将有效电平信号写入至第一聚集节点，第一防漏电电路在第一聚集节点处电压的控制下第一聚集节点处电压写入至第一上拉节点。

当然，在一些实施例中，显示驱动过程还包括位于步骤S101之后的显示驱动输出阶段和显示复位阶段的工作步骤，插黑驱动过程还包括位于在步骤S202之后的插黑驱动输出阶段和插黑复位阶段的工作步骤。

对于移位寄存器单元在显示预充阶段、显示驱动输出阶段、显示复位阶段、插黑驱动输出阶段、插黑复位阶段的具体工作步骤，可参见前面实施例中相应内容，此处不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。