阅读说明：本技术 带运算放大器的差分电荷泵电路 (Differential charge pump circuit with operational amplifier ) 是由 晋超超 朱天成 候俊马 于 2019-09-17 设计创作，主要内容包括：本发明属于集成电路设计技术领域,具体涉及一种带运算放大器的差分电荷泵电路,所述差分电荷泵电路包括：电流源I1、上拉电流镜、下拉电流镜、传输门开关、运算放大器、第一电阻R1、第一电容C1、第二电容C2、第三电容Cp3和第四电容CP4；本发明具备如下有益效果：(1)改善了传统电荷泵充电电流和放电电流不匹配的问题。(2)解决了时钟馈通的问题。(3)改善了电荷共享效应影响。(The invention belongs to IC design technical fields, more particularly to a kind of differential charge pump circuit with operational amplifier, the differential charge pump circuit includes: current source I1, pull-up current mirror, pull-down current mirror, transmission gate switch, operational amplifier, first resistor R1, first capacitor C1, the second capacitor C2, third capacitor Cp3 and the 4th capacitor CP4；The present invention has following the utility model has the advantages that (1) improves conventional charge pump charging current and the unmatched problem of discharge current.(2) clock feedthrough is solved the problems, such as.(3) it improves charge and shares effects.)

带运算放大器的差分电荷泵电路

技术领域

本发明属于集成电路设计技术领域，具体涉及一种带运算放大器的差分电荷泵电路，其主要应用于高速应用环境中的锁相环电路。

背景技术

电荷泵是组成锁相环的重要单元电路，连接鉴频鉴相器PFD和压控振荡器VCO，对整个锁相环的性能起到关键作用。在高速应用环境中，对电荷泵的要求尤其高，更需要考虑电荷泵输出电压的毛刺和抖动。

然而，实际设计中，电荷泵存在漏电流、电流失配、时序失配、充放电电流随输出电压变化等问题。其中，电流失配会引起相位偏移和输出信号毛刺，电流变化影响锁相环带宽，减小输出动态范围。

传统电荷泵，开关晶体管栅极电压受运算放大器输出的动态控制，使得电荷泵充放电电流被迫随电荷泵输出电压的变化而变化。随着输出电压增大，充放电电流受沟道长度调制效应的影响而增加，从而锁相环PLL环路带宽发生改变。

因此，如何提供一种能够较好解决充放电电流不匹配、时钟馈通、电荷共享等问题的差分电荷泵电路具有重要意义。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何提供一种新型差分电荷泵电路，要求其能很好的改善电荷泵存在的充放电电流不匹配、时钟馈通、电荷共享等非理想效应。

(二)技术方案

为解决上述技术问题，本发明提供一种带运算放大器的差分电荷泵电路，所述差分电荷泵电路包括：电流源I1、上拉电流镜、下拉电流镜、传输门开关、运算放大器、第一电阻R1、第一电容C1、第二电容C2、第三电容Cp3和第四电容CP4；所述第三电容Cp3和第四电容CP4接地；

所述上拉电流镜用于把基准源电流转换成电荷泵的充电电流；

所述下拉电流镜用于把基准源电流转换成电荷泵的放电电流；

所述上拉电流镜由第一晶体管M1、第二晶体管M2、第四晶体管M4、第五晶体管M5构成；

所述下拉电流镜由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4构成；

所述传输门开关包括：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；

所述第一传输门TG1由第六晶体管M6和第七晶体管M7构成；所述第二传输门TG2由第八晶体管M8和第九晶体管M9构成；所述第三传输门TG3由第十晶体管M10和第十一晶体管M11构成；所述第四传输门TG4第十二晶体管M12和第十三晶体管M13构成；

具体连接关系如下：

所述第一晶体管M1的栅极分别连接至第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；第一晶体管M1的源极接地；

所述第二晶体管M2的栅极分别连接至第二晶体管M2的漏极、第一晶体管M1的栅极、第一晶体管M1的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；第二晶体管M2的源极接地；

所述第三晶体管M3的栅极分别连接至第一晶体管M1的栅极、第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第四晶体管M4的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；第三晶体管M3的漏极分别连接至第三传输门TG3、第四传输门TG4；所述第三晶体管M3的源极接地。

所述第四晶体管M4的栅极分别连接至第一晶体管M1的栅极、第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；所述第四晶体管M4的源极接电源；

所述第五晶体管M5的栅极分别连接至第一晶体管M1的栅极、第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的栅极、第四晶体管M4的漏极、第三电容Cp3；第五晶体管M5的漏极分别连接至第一传输门TG1、第二传输门TG2；所述第五晶体管M5的源极接电源；

所述第六晶体管M6的栅极连接信号UP-；第六晶体管M6的漏极分别连接至第七晶体管M7的源极、第十晶体管M10的源极、第十一晶体管M11的漏极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；第六晶体管M6的源极分别连接至第七晶体管M7的漏极、第八晶体管M8的源极、第九晶体管M9的漏极、第五晶体管M5的漏极；

所述第七晶体管M7的栅极连接信号UP；第七晶体管M7的漏极分别连接至第六晶体管M6的源极、第八晶体管M8的源极、第九晶体管M9的漏极、第五晶体管M5的漏极；第七晶体管M7的源极分别连接至第六晶体管M6的漏极、第十晶体管M10的源极、第十一晶体管M11的漏极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；

所述第八晶体管M8的栅极连接信号UP；第八晶体管M8的漏极分别连接至第九晶体管M9的源极、第十二晶体管M12的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；第八晶体管M8的源极分别连接至第六晶体管M6的源极、第七晶体管M7的漏极、第九晶体管M9的漏极、第五晶体管M5的漏极；

所述第九晶体管M9的栅极连接信号UP-；第九晶体管M9的漏极分别连接至第八晶体管M8的源极、第六晶体管M6的源极、第七晶体管M7的漏极、第五晶体管M5的漏极；第九晶体管M9的源极分别连接至第八晶体管M8的漏极、第十二晶体管M12的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；

所述第十晶体管M10的栅极连接信号DN-；第十晶体管M10的漏极分别连接至第十一晶体管M11的源极、第三晶体管M3的漏极、第十二晶体管M12的漏极、第十三晶体管M13的源极；第十晶体管M10的源极分别连接至第六晶体管M6的漏极、第七晶体管M7的源极、第十一晶体管M11的漏极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；

所述第十一晶体管M11的栅极连接信号DN；第十一晶体管M11的漏极分别连接至第十晶体管M10的源极、第六晶体管M6的漏极、第七晶体管M7的源极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；第十一晶体管M11的源极分别连接至第十晶体管M10的漏极、第三晶体管M3的漏极、第十二晶体管M12的漏极、第十三晶体管M13的源极；

所述第十二晶体管M12的栅极连接信号DN；第十二晶体管M12的漏极分别连接至第十三晶体管M13的源极、第三晶体管M3的漏极、第十晶体管M10的漏极、第十一晶体管M11的源极；第十二晶体管M12的源极分别连接至第八晶体管M8的漏极、第九晶体管M9的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；

所述第十三晶体管M13的栅极连接信号DN-；第十三晶体管M13的漏极分别连接至第八晶体管M8的漏极、第九晶体管M9的源极、第十二晶体管M12的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；第十三晶体管M13的源极分别连接至第十二晶体管M12的漏极、第三晶体管M3的漏极、第十晶体管M10的漏极、第十一晶体管M11的源极；

所述第一电阻R1一端分别连接至第二电容C2、运算放大器AMP的输出端、第六晶体管M6的漏极、第七晶体管M7的源极、第十晶体管M10的源极、第十一晶体管M11的漏极，并输出信号Vout；第一电阻R1另一端连接至第一电容C1；

所述第一电容C1一端连接至第一电阻R1，另一端连接至第二电容C2、同时接地；

所述第二电容C2一端分别连接至第一电阻R1、运算放大器AMP的输出端、第六晶体管M6的漏极、第七晶体管M7的源极、第十晶体管M10的源极、第十一晶体管M11的漏极，并输出信号Vout；另一端连接至第一电容C1、同时接地。

其中，所述第五晶体管M5是充电电流源。

其中，所述第三晶体管M3是放电电流源。

其中，所述运算放大器AMP为单位增益运算放大器，

其中，所述第三电容Cp3和第四电容CP4均通过MOS管实现。

其中，所述第一电容用作第一滤波电容；所述第二电容用作第二滤波电容。

其中，定义鉴频鉴相器PFD输出的开关控制信号为UP和DN；其中，当UP为高电平时，DN为低电平；此时，第一传输门TG1和第四传输门TG4导通，第二传输门TG2和第三传输门TG3关断；此时，上拉电流镜对输出端节点Y充电。

其中，当UP为低电平时，DN为高电平，第一传输门TG1和第四传输门TG4关断，第二传输门TG2和第三传输门TG3导通；此时，下拉电流镜对输出端节点Y放电。

其中，当UP和DN同时为高电平时，第一传输门TG1和第三传输门TG3导通，第一电容C1、第二电容C2上没有电流通过，输出端节点Y电压不变。

其中，当第一传输门TG1和第四传输门TG4导通时，输入端节点X处电平被拉低至第五晶体管M5的漏端电压，下一次UP低电平第二传输门TG2导通时，第五晶体管M5的漏端电压被拉低，经过第一传输门TG1的电容耦合到输出端节点Y上，引起输出电压Vout波动；

为了解决这个问题，所述差分电荷泵电路引入两个接地的通过MOS管实现的第三电容Cp3和第四电容CP4减弱这种干扰；

所述输出端节点Y连接运算放大器的正输入端，运算放大器的输出端与负输入端相连，连接到输入端节点X；单位增益运算放大器的引入，迫使输入端节点X电位与输出端节点Y电位相同，从而消除电荷分享效应。

(三)有益效果

与现有技术相比较，本发明具备如下有益效果：

(1)改善传统电荷泵充电电流和放电电流不匹配的问题。电荷泵的充电电流和放电电流存在随机失配，引起失配的原因有：①基准电流流过的CMOS晶体管和镜像电流源支路的CMOS晶体管之间尺寸存在失配；②充当电流源的晶体管，由于受沟道长度调制效应的影响，充放电电流会随着输出电压的改变而改变。

当电荷泵的上拉传输门开关和下拉传输门开关同时打开时，会存在一个很小的正电流或负电流注入由第一电阻R1、第一电容C1、第二电容C2构成的环路滤波器，使得输出电压Vout发生改变。本发明带运算放大器的差分电荷泵解决这个问题的方法为：①增加电流源晶体管M3和M5管的栅长，减小沟道长度调制效应；②高速锁相环环境应用中，在VCO系统锁定时，在参考信号与反馈信号之间产生相位差，使电荷泵每时钟周期向环路滤波器输入净电流为零，从而实现充电电流和放电电流的匹配。

(2)解决时钟馈通的问题。对于传统的单端输入电荷泵，开关晶体管栅极的时钟控制信号，会通过寄生电容耦合到晶体管漏极，从而在电流源的漏端引入毛刺，导致充电电流和放电电流的发生改变。本发明带运算放大器的差分电荷泵电路，输入端为差分信号，UP和UP-为极性相反的d电压信号，在电流源漏端产生的电平跳变可以互相抵消，从而很好地解决了时钟馈通的问题。

(3)改善电荷共享效应影响。电荷泵电路中，输入端节点X悬空，输入端节点X处传输门存在寄生电容，电压可能会上下浮动，不可预测。输入端节点X电压变化时，如果第二传输门TG2或第四传输门TG4导通，电流源M5和M3的漏端电压发生改变，这种变化会通过第一传输门TG1和TG3耦合到节点Y，引起输出电压Vout的波动。本发明带运算放大器的差分电荷泵电路引入单位增益运算放大器AMP，使输入端节点X电位被迫与节点Y电位相同，传输门开关状态改变时，电流源M3和M5的输出电流特性明显改善，波动较小。

附图说明

图1为传统的带运放补偿的电荷泵电路图。

图2为本发明用于高速锁相环的新型带运算放大器的差分电荷泵电路图。

具体实施方式

为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

为解决现有技术问题，本发明提供一种带运算放大器的差分电荷泵电路，如图2所示，所述差分电荷泵电路包括：电流源I1、上拉电流镜、下拉电流镜、传输门开关、运算放大器、第一电阻R1、第一电容C1、第二电容C2、第三电容Cp3和第四电容CP4；所述第三电容Cp3和第四电容CP4接地；

所述上拉电流镜用于把基准源电流转换成电荷泵的充电电流；

所述下拉电流镜用于把基准源电流转换成电荷泵的放电电流；

所述上拉电流镜由第一晶体管M1、第二晶体管M2、第四晶体管M4、第五晶体管M5构成；

所述下拉电流镜由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4构成；

所述传输门开关包括：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；

所述第一传输门TG1由第六晶体管M6和第七晶体管M7构成；所述第二传输门TG2由第八晶体管M8和第九晶体管M9构成；所述第三传输门TG3由第十晶体管M10和第十一晶体管M11构成；所述第四传输门TG4第十二晶体管M12和第十三晶体管M13构成；

具体连接关系如下：

所述第一晶体管M1的栅极分别连接至第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；第一晶体管M1的源极接地；

所述第二晶体管M2的栅极分别连接至第二晶体管M2的漏极、第一晶体管M1的栅极、第一晶体管M1的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；第二晶体管M2的源极接地；

所述第三晶体管M3的栅极分别连接至第一晶体管M1的栅极、第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第四晶体管M4的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；第三晶体管M3的漏极分别连接至第三传输门TG3、第四传输门TG4；所述第三晶体管M3的源极接地。

所述第四晶体管M4的栅极分别连接至第一晶体管M1的栅极、第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；所述第四晶体管M4的源极接电源；

所述第五晶体管M5的栅极分别连接至第一晶体管M1的栅极、第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的栅极、第四晶体管M4的漏极、第三电容Cp3；第五晶体管M5的漏极分别连接至第一传输门TG1、第二传输门TG2；所述第五晶体管M5的源极接电源；

所述第六晶体管M6的栅极连接信号UP-；第六晶体管M6的漏极分别连接至第七晶体管M7的源极、第十晶体管M10的源极、第十一晶体管M11的漏极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；第六晶体管M6的源极分别连接至第七晶体管M7的漏极、第八晶体管M8的源极、第九晶体管M9的漏极、第五晶体管M5的漏极；

所述第七晶体管M7的栅极连接信号UP；第七晶体管M7的漏极分别连接至第六晶体管M6的源极、第八晶体管M8的源极、第九晶体管M9的漏极、第五晶体管M5的漏极；第七晶体管M7的源极分别连接至第六晶体管M6的漏极、第十晶体管M10的源极、第十一晶体管M11的漏极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；

所述第八晶体管M8的栅极连接信号UP；第八晶体管M8的漏极分别连接至第九晶体管M9的源极、第十二晶体管M12的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；第八晶体管M8的源极分别连接至第六晶体管M6的源极、第七晶体管M7的漏极、第九晶体管M9的漏极、第五晶体管M5的漏极；

所述第九晶体管M9的栅极连接信号UP-；第九晶体管M9的漏极分别连接至第八晶体管M8的源极、第六晶体管M6的源极、第七晶体管M7的漏极、第五晶体管M5的漏极；第九晶体管M9的源极分别连接至第八晶体管M8的漏极、第十二晶体管M12的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；

所述第十晶体管M10的栅极连接信号DN-；第十晶体管M10的漏极分别连接至第十一晶体管M11的源极、第三晶体管M3的漏极、第十二晶体管M12的漏极、第十三晶体管M13的源极；第十晶体管M10的源极分别连接至第六晶体管M6的漏极、第七晶体管M7的源极、第十一晶体管M11的漏极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；

所述第十一晶体管M11的栅极连接信号DN；第十一晶体管M11的漏极分别连接至第十晶体管M10的源极、第六晶体管M6的漏极、第七晶体管M7的源极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；第十一晶体管M11的源极分别连接至第十晶体管M10的漏极、第三晶体管M3的漏极、第十二晶体管M12的漏极、第十三晶体管M13的源极；

所述第十二晶体管M12的栅极连接信号DN；第十二晶体管M12的漏极分别连接至第十三晶体管M13的源极、第三晶体管M3的漏极、第十晶体管M10的漏极、第十一晶体管M11的源极；第十二晶体管M12的源极分别连接至第八晶体管M8的漏极、第九晶体管M9的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；

所述第十三晶体管M13的栅极连接信号DN-；第十三晶体管M13的漏极分别连接至第八晶体管M8的漏极、第九晶体管M9的源极、第十二晶体管M12的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；第十三晶体管M13的源极分别连接至第十二晶体管M12的漏极、第三晶体管M3的漏极、第十晶体管M10的漏极、第十一晶体管M11的源极；

所述第一电阻R1一端分别连接至第二电容C2、运算放大器AMP的输出端、第六晶体管M6的漏极、第七晶体管M7的源极、第十晶体管M10的源极、第十一晶体管M11的漏极，并输出信号Vout；第一电阻R1另一端连接至第一电容C1；

所述第一电容C1一端连接至第一电阻R1，另一端连接至第二电容C2、同时接地；

所述第二电容C2一端分别连接至第一电阻R1、运算放大器AMP的输出端、第六晶体管M6的漏极、第七晶体管M7的源极、第十晶体管M10的源极、第十一晶体管M11的漏极，并输出信号Vout；另一端连接至第一电容C1、同时接地。

其中，所述第五晶体管M5是充电电流源。

其中，所述第三晶体管M3是放电电流源。

其中，所述运算放大器AMP为单位增益运算放大器，

其中，所述第三电容Cp3和第四电容CP4均通过MOS管实现。

其中，所述第一电容用作第一滤波电容；所述第二电容用作第二滤波电容。

其中，定义鉴频鉴相器PFD输出的开关控制信号为UP和DN；其中，当UP为高电平时，DN为低电平；此时，第一传输门TG1和第四传输门TG4导通，第二传输门TG2和第三传输门TG3关断；此时，上拉电流镜对输出端节点Y充电。

相反，当UP为低电平时，DN为高电平，第一传输门TG1和第四传输门TG4关断，第二传输门TG2和第三传输门TG3导通；此时，下拉电流镜对输出端节点Y放电。

其中，当UP和DN同时为高电平时，第一传输门TG1和第三传输门TG3导通，第一电容C1、第二电容C2上没有电流通过，输出端节点Y电压不变。

然而，当第一传输门TG1和第四传输门TG4导通时，输入端节点X处电平被拉低至第五晶体管M5的漏端电压，下一次UP低电平第二传输门TG2导通时，第五晶体管M5的漏端电压被拉低，经过第一传输门TG1的电容耦合到输出端节点Y上，引起输出电压Vout波动；

为了解决这个问题，本发明差分电荷泵电路引入两个接地的通过MOS管实现的第三电容Cp3和第四电容CP4减弱这种干扰；

所述输出端节点Y连接运算放大器的正输入端，运算放大器的输出端与负输入端相连，连接到输入端节点X；单位增益运算放大器的引入，迫使输入端节点X电位与输出端节点Y电位相同，从而消除电荷分享效应。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。