阅读说明：本技术 半导体装置及半导体装置的制造方法 (The manufacturing method of semiconductor device and semiconductor device ) 是由 山崎舜平 松林大介 加藤清 栃林克明 长塚修平 于 2018-04-19 设计创作，主要内容包括：提供一种能够实现高集成化的半导体装置。该半导体装置包括第一晶体管、第二晶体管、第一电容器以及第二电容器。第一晶体管包括第一绝缘体上的氧化物、氧化物上的第二绝缘体、第二绝缘体上的第一导电体、第一导电体上的第三绝缘体、与第二绝缘体、第一导电体及第三绝缘体接触的第四绝缘体、以及与第四绝缘体接触的第五绝缘体。第二晶体管包括第一绝缘体上的氧化物、氧化物上的第六绝缘体、第六绝缘体上的第二导电体、第二导电体上的第七绝缘体、与第六绝缘体、第二导电体及第七绝缘体接触的第八绝缘体、以及与第八绝缘体接触的第九绝缘体,第一电容器包括氧化物、氧化物上的第十绝缘体、以及第十绝缘体上的第三导电体。第二电容器包括氧化物、氧化物上的第十一绝缘体、以及第十一绝缘体上的第四导电体。(It provides and a kind of can be realized highly integrated semiconductor device.The semiconductor device includes the first transistor, second transistor, first capacitor device and the second capacitor.The first transistor includes the oxide in first insulator, the second insulator on oxide, the first electric conductor in second insulator, the third insulator on the first electric conductor, the 4th insulator contacted with second insulator, the first electric conductor and third insulator and the 5th insulator contacted with the 4th insulator.Second transistor includes the oxide in first insulator, the 6th insulator on oxide, the second electric conductor on the 6th insulator, the 7th insulator, the 8th insulator contacted with the 6th insulator, the second electric conductor and the 7th insulator and the 9th insulator contacted with the 8th insulator on the second electric conductor, and first capacitor device includes oxide, the third electric conductor on the tenth insulator and the tenth insulator on oxide.Second capacitor includes oxide, the 4th electric conductor on the 11st insulator and the 11st insulator on oxide.)

半导体装置及半导体装置的制造方法

技术领域

本发明的一个实施方式涉及一种半导体装置及其驱动方法。本发明的另一个实施方式涉及一种半导体晶片、模块以及电子设备。

在本说明书等中，半导体装置通常是指能够通过利用半导体特性而工作的装置。晶体管等半导体元件、半导体电路、运算装置及存储装置都是半导体装置的实施方式。显示装置(例如，液晶显示装置、发光显示装置)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、成像装置及电子设备等有时包括半导体装置。

注意，本发明的一个实施方式不局限于上述技术领域。本说明书等所公开的发明的一个实施方式涉及一种物体、方法或制造方法。另外，本发明的一个实施方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。

背景技术

使用半导体薄膜形成晶体管的技术受到注目。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(简单地记载为显示装置)等电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。作为其他材料，氧化物半导体受到关注。

例如，公开了作为氧化物半导体使用以氧化锌或In-Ga-Zn类氧化物为活性层的晶体管来制造显示装置的技术(参照专利文献1及专利文献2)。

近年来，公开了使用包含氧化物半导体的晶体管来制造存储装置的集成电路的技术(参照专利文献3)。此外，除了存储装置之外，运算装置等也使用包含氧化物半导体的晶体管制造。

[参考文献]

[专利文献]

[专利文献1]日本专利申请公开第2007-123861号公报

[专利文献2]日本专利申请公开第2007-96055号公报

[专利文献3]日本专利申请公开第2011-119674号公报

发明内容

随着电子设备的高性能化、轻量化及小型化，实现了集成电路的集成化以及晶体管的微型化。由此，制造晶体管的工艺规则也逐年缩小为如下：45nm、32nm、22nm。因此，包含氧化物半导体且具有微型结构的晶体管被要求按照设计具有良好的电特性。

本发明的一个实施方式提供一种能够实现微型化或高集成化的半导体装置。另外，本发明的一个实施方式提供一种具有良好的电特性的半导体装置。另外，本发明的一个实施方式提供一种关态电流(off-state current)小的半导体装置。另外，本发明的一个实施方式提供一种通态电流(on-state current)大的晶体管。另外，本发明的一个实施方式提供一种可靠性高的半导体装置。另外，本发明的一个实施方式提供一种功耗低的半导体装置。另外，本发明的一个实施方式提供一种可以以高生产率制造的半导体装置。

另外，本发明的一个实施方式提供一种能够长期间保持数据的半导体装置。另外，本发明的一个实施方式提供一种能够进行快速数据写入的半导体装置。另外，本发明的一个实施方式提供一种设计自由度高的半导体装置。另外，本发明的一个实施方式的目的之一是提供一种功率低的半导体装置。另外，本发明的一个实施方式提供一种新颖的半导体装置。

注意，上述目的的记载不妨碍其他目的的存在。在本发明的一个实施方式中，并不需要实现所有上述目的。其他目的根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出其他目的。

本发明的一个实施方式是一种包括氧化物半导体的晶体管。绝缘***于栅电极上并与栅电极的侧面及栅极绝缘膜的侧面接触。注意，优选利用ALD法形成绝缘体。通过利用ALD法形成绝缘体，可以得到缺陷少且对凹凸形状的覆盖性优良的绝缘体。通过以与栅极绝缘膜的侧面接触的方式设置上述绝缘体，可以防止包含在栅极绝缘膜中的氧扩散到外部且水或氢等杂质进入栅极绝缘膜中。此外，因为绝缘体以覆盖栅电极的顶面及侧面的方式配置，所以可以防止栅电极的氧化。

另外，在本发明的一个实施方式中，在两个晶体管的栅电极之间设置绝缘膜，形成与该绝缘膜接触的接触孔，在该接触孔中配置两个晶体管共同使用的与源区域或漏区域连接的电极，由此可以将两个晶体管配置为彼此接近。此外，通过在与各晶体管相同的层中配置电容器，可以高密度地配置晶体管及电容器，而可以缩小半导体装置的尺寸。此外，在根据本发明的一个实施方式的半导体装置中，在半导体层中使用氧化物，将该氧化物加工为岛状，然后在该岛状的氧化物上设置成对的两个栅电极。通过在岛状的氧化物上设置成对的两个栅电极，可以高密度地配置晶体管及电容器，从而可以缩小半导体装置的尺寸。

另外，本发明的一个实施方式是一种在沟道形成区域中包含氧化物的半导体装置。该半导体装置包括第一晶体管、第二晶体管、第一电容器、第二电容器以及布线。第一晶体管包括第一绝缘体上的氧化物、氧化物上的第二绝缘体、第二绝缘体上的第一导电体、第一导电体上的第三绝缘体、与第二绝缘体、第一导电体及第三绝缘体接触的第四绝缘体、以及与第四绝缘体接触的第五绝缘体。第二晶体管包括第一绝缘体上的氧化物、氧化物上的第六绝缘体、第六绝缘体上的第二导电体、第二导电体上的第七绝缘体、与第六绝缘体、第二导电体及第七绝缘体接触的第八绝缘体、以及与第八绝缘体接触的第九绝缘体。第一电容器包括氧化物、与氧化物的沟道长度方向上的一个侧面及氧化物的顶面的一部分接触的第十绝缘体、以及与第十绝缘体接触的第三导电体。第二电容器包括氧化物、与氧化物的沟道长度方向上的另一个侧面及氧化物的顶面的一部分接触的第十一绝缘体、以及与第十一绝缘体接触的第四导电体。氧化物包括各自与第二绝缘体或第六绝缘体重叠的第一区域、各自与第四绝缘体或第八绝缘体重叠的第二区域、以及与第二区域接触的第三区域。布线与第五绝缘体及第九绝缘体接触且与第三区域电连接。

另外，本发明的一个实施方式是一种在沟道形成区域中包含氧化物的半导体装置。该半导体装置包括第一晶体管、第二晶体管、第一电容器、第二电容器以及布线。第一晶体管包括第一导电体、第一导电体上的第一绝缘体、第一绝缘体上的第一氧化物、第一氧化物上的第二氧化物、第二氧化物上的第二绝缘体、第二绝缘体上的第二导电体、第二导电体上的第三绝缘体、与第二绝缘体、第二导电体及第三绝缘体接触的第四绝缘体、以及与第四绝缘体接触的第五绝缘体。在第一氧化物及第一绝缘体中设置有与第一导电体的一部分重叠的第一开口。第二氧化物通过第一开口与第一导电体电连接。第二晶体管包括第三导电体、第三导电体上的第一绝缘体、第一绝缘体上的第一氧化物、第一氧化物上的第二氧化物、第二氧化物上的第六绝缘体、第六绝缘体上的第四导电体、第四导电体上的第七绝缘体、与第六绝缘体、第四导电体及第七绝缘体接触的第八绝缘体、以及与第八绝缘体接触的第九绝缘体。在第一氧化物及第一绝缘体中设置有与第三导电体的一部分重叠的第二开口。第二氧化物通过第二开口与第三导电体电连接。第一电容器包括第二氧化物、与第二氧化物的沟道长度方向上的一个侧面及第二氧化物的顶面的一部分接触的第十绝缘体、以及与第十绝缘体接触的第五导电体。第二电容器包括第二氧化物、与第二氧化物的沟道长度方向上的一个侧面及第二氧化物的顶面的一部分接触的第十一绝缘体、以及与第十一绝缘体接触的第六导电体。第二氧化物包括各自与第二绝缘体或第六绝缘体重叠的第一区域、各自与第四绝缘体或第八绝缘体重叠的第二区域、以及与第二区域接触的第三区域。布线与第五绝缘体及第九绝缘体接触且与第三区域电连接。

在上述半导体装置中，氧化物及第二氧化物都包含In、元素M(M是Al、Ga、Y或Sn)以及Zn。

在上述半导体装置中，第三区域的载流子密度大于第二区域的载流子密度，第二区域的载流子密度大于第一区域的载流子密度。

在上述半导体装置中，第四绝缘体及第八绝缘体都包含金属氧化物。

在上述半导体装置中，第五绝缘体及第九绝缘体都包含选自氧化铝、氧化硅、氧氮化硅、氮氧化硅和氮化硅中的一个或多个。

在上述半导体装置中，第五绝缘体及第九绝缘体都具有依次层叠有氧氮化硅和氮化硅的结构。

另外，本发明的一个实施方式是一种存储装置，其中上述半导体装置与在沟道形成区域中包含硅的半导体元件电连接。

在上述存储装置中，上述半导体装置形成在半导体元件上。

另外，本发明的一个实施方式是一种半导体装置的制造方法，包括如下步骤：在衬底上形成第一绝缘体；在第一绝缘体上形成氧化物层；在氧化物层上依次形成第一绝缘膜、第一导电膜及第二绝缘膜；对第一绝缘膜、第一导电膜及第二绝缘膜进行加工，来形成第二绝缘体、第三绝缘体、第一导电体、第二导电体、第四绝缘体及第五绝缘体；在第一绝缘体、氧化物层、第二绝缘体、第三绝缘体、第一导电体、第二导电体、第四绝缘体及第五绝缘体上依次形成第三绝缘膜及第四绝缘膜；对第三绝缘膜及第四绝缘膜进行加工，来形成第六绝缘体、第七绝缘体、与第六绝缘体接触的第八绝缘体以及与第七绝缘体接触的第九绝缘体；在第一绝缘体、氧化物层、第八绝缘体及第九绝缘体上形成第五绝缘膜；对第五绝缘膜进行加工，来形成与第八绝缘体的侧面接触的第十绝缘体以及与第九绝缘体的侧面接触的第十一绝缘体；在第一绝缘体、氧化物层、第四绝缘体、第五绝缘体、第十绝缘体及第十一绝缘体上形成第六绝缘膜；在第六绝缘膜上形成第二导电膜；对第六绝缘膜及第二导电膜进行加工，来形成至少与氧化物层的沟道长度方向上的一个侧面及氧化物层的顶面接触的第十二绝缘体、至少与氧化物层的沟道长度方向上的另一个侧面及氧化物层的顶面接触的第十三绝缘体、第十二绝缘体及第十三绝缘体上的第三导电体及第四导电体；在第三导电体、第四导电体、第十绝缘体及第十一绝缘体上形成第十四绝缘体；在第十四绝缘体中形成开口；以及在开口中形成第五导电体。

在上述半导体装置的制造方法中，以使第十绝缘体的一部分、第十一绝缘体的一部分、氧化物层的顶面以及氧化物层的侧面的至少一部分露出的方式形成开口。

在上述半导体装置的制造方法中，通过利用干蚀刻法的各向异性蚀刻对第三绝缘膜及第四绝缘膜进行加工。

在上述半导体装置的制造方法中，通过利用干蚀刻法的各向异性蚀刻对第五绝缘膜进行加工。

另外，本发明的一个实施方式是一种半导体装置的制造方法，包括如下步骤：在第一导电体及第二导电体上形成第一绝缘膜；在第一绝缘膜上形成第一氧化膜；在第一氧化膜及第一绝缘膜中形成至少与第一导电体的一部分重叠的开口；在第一氧化膜及第一导电体上形成第二氧化膜；对第一绝缘膜、第一氧化膜及第二氧化膜进行加工，来形成第一绝缘体、第一氧化物及第二氧化物；在第二氧化物上依次形成第二绝缘膜、第一导电膜及第三绝缘膜；对第二绝缘膜、第一导电膜及第三绝缘膜进行加工，来形成第二绝缘体、第三绝缘体、第三导电体、第四导电体、第四绝缘体及第五绝缘体；在第一绝缘体、第二氧化物、第二绝缘体、第三绝缘体、第三导电体、第四导电体、第四绝缘体及第五绝缘体上依次形成第四绝缘膜及第五绝缘膜；对第四绝缘膜及第五绝缘膜进行加工，来形成第六绝缘体、第七绝缘体、与第六绝缘体接触的第八绝缘体以及与第七绝缘体接触的第九绝缘体；在第一绝缘体、第二氧化物、第八绝缘体及第九绝缘体上形成第六绝缘膜；对第六绝缘膜进行加工，来形成与第八绝缘体的侧面接触的第十绝缘体以及与第九绝缘体的侧面接触的第十一绝缘体；在第一绝缘体、第二氧化物、第四绝缘体、第五绝缘体、第十绝缘体及第十一绝缘体上形成第七绝缘膜；在第七绝缘膜上形成第二导电膜；对第七绝缘膜及第二导电膜进行加工，来形成至少与第二氧化物的沟道长度方向上的一个侧面及第二氧化物的顶面接触的第十二绝缘体、至少与第二氧化物的沟道长度方向上的另一个侧面及第二氧化物的顶面接触的第十三绝缘体、第十二绝缘体上的第五导电体、以及第十三绝缘体上的第六导电体；在第五导电体、第六导电体、第十绝缘体及第十一绝缘体上形成第十四绝缘体；在第十四绝缘体中形成开口；以及在开口中形成第七导电体。

在上述半导体装置的制造方法中，以使第十绝缘体的一部分、第十一绝缘体的一部分、第二氧化物的顶面以及第二氧化物的侧面的至少一部分露出的方式形成第十四绝缘体中的开口。

在上述半导体装置的制造方法中，通过利用干蚀刻法的各向异性蚀刻对第四绝缘膜及第五绝缘膜进行加工。

在上述半导体装置的制造方法中，通过利用干蚀刻法的各向异性蚀刻对第六绝缘膜进行加工。

根据本发明的一个实施方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，根据本发明的一个实施方式，可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个实施方式，可以提供一种关态电流小的半导体装置。另外，根据本发明的一个实施方式，可以提供一种通态电流大的晶体管。另外，根据本发明的一个实施方式，可以提供一种可靠性高的半导体装置。另外，根据本发明的一个实施方式，可以提供一种功耗低的半导体装置。另外，根据本发明的一个实施方式，可以提供一种可以以高生产率制造的半导体装置。

可以提供一种能够长期间保持数据的半导体装置。可以提供一种能够进行快速数据写入的半导体装置。可以提供一种设计自由度高的半导体装置。可以提供一种能够降低功耗的半导体装置。另外，可以提供一种新颖的半导体装置。

注意，这些效果的记载不妨碍其他效果的存在。本发明的一个实施方式并不需要具有所有上述效果。其他效果根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出其他效果。

附图说明

图1A至图1C是根据本发明的一个实施方式的半导体装置的俯视图及截面图。

图2A至图2C是根据本发明的一个实施方式的半导体装置的俯视图及截面图。

图3A至图3C是根据本发明的一个实施方式的半导体装置的俯视图及截面图。

图4A至图4C各自是根据本发明的一个实施方式的半导体装置的截面图。

图5A和图5B是根据本发明的一个实施方式的半导体装置的截面图。

图6是根据本发明的一个实施方式的半导体装置的截面图。

图7A至图7C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图8A至图8C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图9A至图9C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图10A至图10C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图11A至图11C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图12A至图12C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图13A至图13C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图14A至图14C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图15A至图15C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图16A至图16C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图17A至图17C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图18A至图18C是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图19示出氧化物半导体的能带结构。

图20是示出根据本发明的一个实施方式的存储装置的结构的截面图。

图21是根据本发明的一个实施方式的存储装置的电路图。

图22是示出根据本发明的一个实施方式的存储装置的结构例子的俯视图。

图23是示出根据本发明的一个实施方式的存储装置的结构例子的俯视图。

图24是示出根据本发明的一个实施方式的存储装置的结构的截面图。

图25A和图25B是示出根据本发明的一个实施方式的存储装置的结构的截面图。

图26A至图26C是示出根据本发明的一个实施方式的存储装置的结构的电路图及截面图。

图27是示出根据本发明的一个实施方式的存储装置的结构例子的方框图。

图28A和图28B是示出根据本发明的一个实施方式的存储装置的结构例子的方框图及电路图。

图29A至图29D是根据本发明的一个实施方式的半导体装置的俯视图及截面图。

图30A至图30D是根据本发明的一个实施方式的半导体装置的俯视图及截面图。

图31A至图31D是根据本发明的一个实施方式的半导体装置的俯视图及截面图。

图32A至图32C各自是根据本发明的一个实施方式的半导体装置的截面图。

图33是根据本发明的一个实施方式的半导体装置的截面图。

图34A至图34D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图35A至图35D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图36A至图36D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图37A至图37D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图38A至图38D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图39A至图39D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图40A至图40D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图41A至图41D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图42A至图42D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图43A至图43D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图44A至图44D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图45A至图45D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图46A至图46D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图47A至图47D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图48A至图48D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图49A至图49D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图50A至图50D是示出根据本发明的一个实施方式的半导体装置的制造方法的俯视图及截面图。

图51是示出根据本发明的一个实施方式的存储装置的结构的截面图。

图52是示出根据本发明的一个实施方式的存储装置的结构的截面图。

图53A和图53B是示出根据本发明的一个实施方式的存储装置的结构的截面图。

图54是示出根据本发明的一个实施方式的存储装置的结构的截面图。

图55是示出根据本发明的一个实施方式的存储装置的结构例子的方框图。

图56A和图56B是各自示出根据本发明的一个实施方式的存储装置的结构例子的电路图。

图57是示出根据本发明的一个实施方式的存储装置的结构例子的电路图。

图58是示出根据本发明的一个实施方式的存储装置的结构的截面图。

图59是根据本发明的一个实施方式的存储装置的时序图。

图60是示出根据本发明的一个实施方式的存储装置的结构例子的电路图。

图61是示出根据本发明的一个实施方式的存储装置的结构的截面图。

图62是根据本发明的一个实施方式的存储装置的时序图。

图63是示出根据本发明的一个实施方式的AI系统的结构例子的方框图。

图64A和图64B是各自示出根据本发明的一个实施方式的AI系统的应用例子的方框图。

图65是示出包括根据本发明的一个实施方式的AI系统的IC的结构例子的立体示意图。

图66A至图66F示出根据本发明的一个实施方式的电子设备。

图67A至图67E示出根据本发明的一个实施方式的存储装置。

具体实施方式

下面，参照附图对实施方式进行说明。注意，实施方式可以以多个不同形式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式的记载内容中。

在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，大小、层的厚度或区域并不一定限定于图示出的尺寸。此外，附图是示出理想例子的示意图，因此本发明的实施方式不局限于附图所示的形状或数值。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时省略图示。在附图中，有时在不同的附图中使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，有时将相同的阴影线附于具有相同功能的部分，而没有附加附图标记。

尤其在俯视图(也称为“平面图”)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。

此外，在本说明书等中，为了方便起见，使用“第一”、“第二”等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等中的序数词不一定需要与用于指定本发明的一个实施方式的序数词一致。

在本说明书中，为方便起见，使用“上”、“上方”、“下”、“下方”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，对本说明书所使用的词句没有限制，可以根据情况适当地进行描述。

在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道形成区域，并且通过沟道形成区域电流能够流过源极和漏极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。

另外，例如在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况下，源极及漏极的功能有时相互调换。因此，在本说明书等中，有时“源极”和“漏极”可以相互调换。

注意，沟道长度例如是指晶体管的平面图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。

沟道宽度例如是指在晶体管的俯视图中半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者其中形成沟道的区域中的垂直于沟道长度方向的沟道形成区域的长度。在一个晶体管中，沟道宽度不一定在所有的区域中相同。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。

另外，根据晶体管的结构，有时实际形成沟道的区域中的沟道宽度(以下，称为“有效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，称为“外观上的沟道宽度”)不同。例如，在包括覆盖半导体侧面的栅电极的晶体管中，有时有效沟道宽度大于外观上的沟道宽度，而不能忽略其影响。例如，在包括覆盖半导体侧面的栅电极的微型晶体管中，形成在半导体的侧面的沟道区域的比例增高。在此情况下，有效沟道宽度大于外观上的沟道宽度。

在此情况下，有时难以实测有效沟道宽度。例如，为了从设计值估算出有效沟道宽度，需要作为假设条件假定半导体的形状是已知的。因此，当不能准确地知道半导体的形状时，难以准确地测量有效沟道宽度。

于是，在本说明书中，有时将外观上的沟道宽度称为围绕沟道宽度(SCW：surrounded channel width)。此外，在本说明书中，在仅使用词语“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在仅使用词语“沟道宽度”时，有时表示有效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、有效沟道宽度、外观上的沟道宽度、围绕沟道宽度等。

注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。当包含杂质时，有时半导体中的态密度(density of states：DOS)变高，或者结晶性降低。当半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在氧化物半导体中，有时水也作为杂质起作用。在氧化物半导体中，有时例如杂质的进入导致氧空位的形成。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素。

在本说明书等中，“氧氮化硅膜”包含比氮多的氧。例如，优选的是，在氧氮化硅膜中，氧的浓度为55原子％以上且65原子％以下，氮的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内。氮氧化硅膜包含比氧多的氮。例如，优选的是，在氮氧化硅膜中，氮的浓度为55原子％以上且65原子％以下，氧的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内。

在本说明书等中，根据情况或状况，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。

另外，在本实施方式中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。

另外，除非特别叙述，本说明书等所示的晶体管为场效应晶体管。除非特别叙述，本说明书等所示的晶体管为n沟道型晶体管。由此，除非特别叙述，其阈值电压(也称为“Vth”)大于0V。

在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。此外，“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。此外，“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。

在本说明书中，三方晶系和菱方晶系包括于六方晶系。

注意，在本说明书中，阻挡膜是指具有抑制氢等杂质及氧的透过的功能的膜。具有导电性的阻挡膜有时被称为导电阻挡膜。

在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(oxide semiconductor，也可以简称为OS)等。例如，有时将用于晶体管的活性层的金属氧化物称为氧化物半导体。换言之，OS场效应晶体管(FET)是包含氧化物或氧化物半导体的晶体管。

(实施方式1)

本发明的一个实施方式的半导体装置是在沟道形成区域中包含氧化物的半导体装置。该半导体装置包括第一晶体管、第二晶体管、第一电容器、第二电容器及布线。

第一晶体管包括第一绝缘体上的氧化物、氧化物上的第二绝缘体、第二绝缘体上的第一导电体、第一导电体上的第三绝缘体、与第二绝缘体、第一导电体及第三绝缘体接触的第四绝缘体、以及与第四绝缘体接触的第五绝缘体。第二晶体管包括第一绝缘体上的氧化物、氧化物上的第六绝缘体、第六绝缘体上的第二导电体、第二导电体上的第七绝缘体、与第六绝缘体、第二导电体及第七绝缘体接触的第八绝缘体、以及与第八绝缘体接触的第九绝缘体。

此外，第一电容器包括氧化物、与氧化物的一个侧面及氧化物的顶面的一部分接触的第十绝缘体、以及与第十绝缘体接触的第三导电体。第二电容器包括氧化物、与氧化物的另一个侧面及氧化物的顶面的一部分接触的第十一绝缘体、以及与第十一绝缘体接触的第四导电体。

此外，氧化物包括与第二绝缘体及第六绝缘体重叠的第一区域、与第四绝缘体及第八绝缘体重叠的第二区域、以及与第二区域接触的第三区域。布线与第五绝缘体及第九绝缘体接触且与第三区域电连接。

根据本发明的一个实施方式，多个晶体管、多个电容器和布线的连接具有上述结构，可以提供能够实现微型化或高集成化的半导体装置。

将参照附图说明详细内容。

<半导体装置的结构例子>

下面，对本发明的一个实施方式的包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置的一个例子进行说明。

图1A是包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置的俯视图。此外，图1B是沿着图1A中的点划线A1-A2的部分的截面图，并相当于晶体管200a及晶体管200b的沟道长度方向上的截面图。图1C是沿着图1A中的点划线A3-A4的部分的截面图，并相当于晶体管200a的沟道宽度方向上的截面图。为了明确起见，在图1A的俯视图中未图示部分构成要素。在图2A至图2C中，图1A至图1C中的构成要素附有符号。

如图2A至图2C所示，本发明的一个实施方式的半导体装置包括晶体管200a、晶体管200b、电容器100a、电容器100b、被用作层间膜的绝缘体210、绝缘体212及绝缘体280。此外，上述半导体装置包括与晶体管200a电连接的被用作布线的导电体203_1、与晶体管200b电连接的被用作布线的导电体203_2以及被用作插头的导电体240。

注意，导电体203_1以嵌入在绝缘体212中的方式形成。在此，导电体203_1的顶面的高度与绝缘体212的顶面的高度可以大致相同。注意，示出具有单层的导电体203_1，但是本发明不局限于此。例如，导电体203_1也可以具有两层以上的多层结构。

此外，与导电体203_1同样，导电体203_2也以嵌入在绝缘体212中的方式形成。在此，导电体203_2的顶面的高度与绝缘体212的顶面的高度可以大致相同。注意，示出具有单层的导电体203_2，但是本发明不局限于此。例如，导电体203_2也可以具有两层以上的多层结构。

[晶体管200a及晶体管200b]

如图2A至图2C所示，晶体管200a包括：配置在衬底(未图示)上的绝缘体214及绝缘体216；以嵌入在绝缘体214及绝缘体216中的方式配置的导电体205_1；配置在导电体205_1及绝缘体216上的绝缘体220；配置在绝缘体220上的绝缘体222；配置在绝缘体222上的绝缘体224；配置在绝缘体224上的氧化物230(氧化物230a及氧化物230b)；配置在氧化物230上的氧化物230_1c；配置在氧化物230_1c上的绝缘体250a；配置在绝缘体250a上的绝缘体252a；配置在绝缘体252a上的导电体260_1(导电体260_1a及导电体260_1b)；配置在导电体260_1上的绝缘体270a；配置在绝缘体270a上的绝缘体271a；以至少与氧化物230_1c的顶面、绝缘体250a的侧面、绝缘体252a的侧面、导电体260_1的侧面及绝缘体270a的侧面接触的方式配置的绝缘体272a；以至少与绝缘体272a接触的方式配置的绝缘体275a；以及以至少与氧化物230的顶面及绝缘体275a的侧面接触的方式配置的绝缘体274a。

此外，如图2A至图2C所示，晶体管200b包括：配置在衬底(未图示)上的绝缘体214及绝缘体216；以嵌入在绝缘体214及绝缘体216中的方式配置的导电体205_2；配置在导电体205_2及绝缘体216上的绝缘体220；配置在绝缘体220上的绝缘体222；配置在绝缘体222上的绝缘体224；配置在绝缘体224上的氧化物230(氧化物230a及氧化物230b)；配置在氧化物230上的氧化物230_2c；配置在氧化物230_2c上的绝缘体250b；配置在绝缘体250b上的绝缘体252b；配置在绝缘体252b上的导电体260_2(导电体260_2a及导电体260_2b)；配置在导电体260_2上的绝缘体270b；配置在绝缘体270b上的绝缘体271b；以至少与氧化物230_2c的顶面、绝缘体250b的侧面、绝缘体252b的侧面、导电体260_2的侧面及绝缘体270b的侧面接触的方式配置的绝缘体272b；以至少与绝缘体272b接触的方式配置的绝缘体275b；以至少与氧化物230的顶面及绝缘体275b的侧面接触的方式配置的绝缘体274b。

注意，在晶体管200a及晶体管200b中，有时将氧化物230a和氧化物230b总称为氧化物230。晶体管200a及晶体管200b都具有层叠有氧化物230a和氧化物230b的结构，但是本发明不局限于该结构。例如，也可以采用只设置有氧化物230b的结构。有时将导电体260_1a及导电体260_1b总称为导电体260_1。此外，将导电体260_2a及导电体260_2b总称为导电体260_2。此外，晶体管200a具有层叠有导电体260_1a和导电体260_1b的结构，晶体管200b具有层叠有导电体260_2a和导电体260_2b的结构，但是本发明不局限于该结构。例如，也可以只设置导电体260_1b及导电体260_2b。

注意，如上所述，晶体管200a与晶体管200b具有同样的结构。因此，下面，在没有特别说明的情况下，晶体管200b可以参照晶体管200a的说明。因此，晶体管200a的导电体205_1、氧化物230_1c、绝缘体250a、绝缘体252a、导电体260_1、绝缘体270a、绝缘体271a、绝缘体272a、绝缘体275a及绝缘体274a分别对应于晶体管200b的导电体205_2、氧化物230_2c、绝缘体250b、绝缘体252b、导电体260_2、绝缘体270b、绝缘体271b、绝缘体272b、绝缘体275b及绝缘体274b。

这里，图6示出包括图2B中的晶体管200a的沟道以及沟道附近的区域的放大图。

如图6所示，氧化物230包括被用作晶体管200a的沟道形成区域的区域234、被用作源区域或漏区域的区域231(区域231a或区域231b)、以及区域234与区域231之间的接合区域232(接合区域232a或接合区域232b)。

注意，在本说明书等中，有时将区域234称为第一区域。此外，有时将接合区域232称为第二区域。此外，有时将区域231称为第三区域。

被用作源区域或漏区域的区域231具有高载流子密度及低电阻。被用作沟道形成区域的区域234具有比被用作源区域或漏区域的区域231低的载流子密度。接合区域232具有比被用作源区域或漏区域的区域231低且比被用作沟道形成区域的区域234高的载流子密度。就是说，接合区域232被用作沟道形成区域与源区域或漏区域之间的接合区域。

接合区域232防止高电阻区域形成在被用作源区域或漏区域的区域231与被用作沟道形成区域的区域234之间，而可以增大晶体管的通态电流。

接合区域232有时具有与被用作栅电极的导电体260_1重叠的重叠区域(也称为Lov区域)的功能。

另外，区域231优选与绝缘体274a接触。优选的是，区域231中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比接合区域232及区域234大。

接合区域232具有与绝缘体272a重叠的区域。优选的是，接合区域232中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比区域234大。另一方面，优选区域232中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比区域231小。

区域234与导电体260_1重叠。区域234设置在接合区域232a和接合区域232b之间，并且，区域234中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度优选比区域231及接合区域232小。

在氧化物230中，有时不能明确地观察到区域231、接合区域232及区域234的边界。检测出的铟等金属元素的浓度和检测出的氢及氮等杂质元素的浓度也可以不仅在每区域之间而且在各区域中逐渐地变化(也称为渐变(gradation))。就是说，更接近区域234的区域中的铟等金属元素和氢及氮等杂质元素的浓度优选更低。区域232的杂质元素的浓度比区域231低。

另外，在图6中，区域234、区域231及接合区域232形成在氧化物230b中，但是本发明不局限于此。例如，这些区域可以形成在氧化物230a中。虽然在图6中各区域的边界以大致垂直于氧化物230的顶面的方式表示，但是本实施方式不局限于此。

注意，在晶体管200a中，氧化物230优选使用被用作氧化物半导体的金属氧化物(以下，将该金属氧化物也称为氧化物半导体)形成。使用氧化物半导体形成的晶体管的非导通状态下的泄漏电流(关态电流：off-state current)极小，所以可以提供功耗低的半导体装置。氧化物半导体可以利用溅射法等形成，所以可以用于包括在高集成型半导体装置中的晶体管。

但是，使用氧化物半导体形成的晶体管有时由于氧化物半导体中的杂质及氧空位而其电特性容易变动，因此其可靠性变低。包含在氧化物半导体中的氢与键合于金属原子的氧起反应而成为水，因此有时产生氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。因此，包含在沟道形成区域中具有氧空位的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少沟道形成区域中的氧空位。

当在氧化物230_1c与被用作栅极绝缘膜的绝缘体250a的界面存在氧空位时，容易发生电特性的变动，因此有时可靠性变低。

于是，与氧化物230的区域234重叠的绝缘体250a优选包含高于化学计量组成的氧(也称为“过剩氧”)。就是说，绝缘体250a所包含的过剩氧扩散到区域234，由此可以减少区域234中的氧空位。

优选设置与绝缘体250a的侧面接触的绝缘体272a。例如，绝缘体272a优选使用具有抑制氧(例如，氧原子和氧分子等中的至少一个)的扩散的功能的材料，即不容易使上述氧透过的绝缘材料形成。当绝缘体272a具有抑制氧的扩散的功能时，绝缘体250a中的氧不会扩散到绝缘体274a一侧而被高效地供应到区域234。此外，绝缘体272a优选为水或氢等杂质得到减少的绝缘体。此外，绝缘体272a优选为防止水或氢等杂质进入的具有阻挡性的绝缘体。通过具有上述功能，可以防止水或氢等杂质进入区域234中。由此，氧化物230_1c和绝缘体250a的界面的氧空位的形成得到抑制，而可以提高晶体管200a的可靠性。

另外，晶体管200a优选由防止水及氢等杂质进入的具有阻挡性的绝缘体覆盖。具有阻挡性的绝缘体使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(例如，N₂O、NO、NO₂)、铜原子等杂质的扩散的功能的绝缘材料，即，上述杂质不容易透过的具有阻挡性的绝缘材料形成。另外，绝缘体优选使用具有抑制氧(例如，氧原子及氧分子中的至少一个)的扩散的功能的绝缘材料，即，上述氧不容易透过的绝缘材料形成。

下面，说明包括本发明的一个实施方式的晶体管200a及晶体管200b的半导体装置的详细结构。在以下的说明中，晶体管200b可以参照晶体管200a的说明。

被用作晶体管200a的第二栅电极的导电体205_1以与氧化物230及导电体260_1重叠的方式设置。

导电体205_1优选以沟道宽度方向的长度大于氧化物230中的区域234的方式设置。就是说，优选在氧化物230的沟道宽度方向的侧面外侧，导电体205_1和导电体260_1隔着绝缘体重叠。

在此，导电体260_1有时被用作晶体管200a的第一栅电极。此外，导电体205_1有时被用作晶体管200a第二栅电极。供应到导电体205_1的电位既可以为与供应到导电体260_1的电位相同的电位，又可以为接地电位或任意电位。此外，通过独立于供应到导电体260_1的电位而改变供应到导电体205_1的电位，可以控制晶体管200a的阈值电压。尤其是，通过对导电体205_1供应负电位，可以使晶体管200a的阈值电压大于0V且可以减小关态电流。因此，可以减小对导电体260_1供应的电压为0V时的漏极电流。

如图2A所示，导电体205_1以与氧化物230及导电体260_1重叠的方式配置。优选在氧化物230的与沟道宽度方向(W长度方向)交叉的侧面的外侧区域中也导电体205_1以与导电体260_1重叠的方式配置。就是说，优选在氧化物230的沟道宽度方向上的侧面的外侧导电体205_1和导电体260_1隔着绝缘体重叠。

通过采用上述结构，在对导电体260_1及导电体205_1供应电位的情况下，从导电体260_1产生的电场和从导电体205_1产生的电场连接，而可以形成覆盖氧化物230中的沟道形成区域的闭合电路。

就是说，可以由被用作第一栅电极的导电体260_1的电场和被用作第二栅电极的导电体205_1的电场电围绕区域234的沟道形成区域。在本说明书中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管结构称为围绕沟道(s-channel：surrounded channel)结构。

导电体260_1以在沟道宽度方向上延伸的方式配置。导电体260_1可被用作顶栅极，导电体205_1可被用作背栅极。背栅极的电位既可以与顶栅极的电位相等，又可以为接地电位或任意电位。通过独立于顶栅极的电位而改变背栅极的电位，可以改变晶体管的阈值电压。

导电体203_1与导电体260_1同样地在沟道宽度方向上延伸，并被用作对导电体205_1(即，背栅极)施加电位的布线。通过将导电体205_1层叠在被用作背栅极的布线的导电体203_1上以埋入在绝缘体214及绝缘体216中，绝缘体214及绝缘体216等位于导电体203_1与导电体260_1之间，由此可以降低导电体203_1与导电体260_1之间的寄生电容，并可以提高绝缘耐压。通过降低导电体203_1与导电体260_1之间的寄生电容，可以提高晶体管的开关速度，因此晶体管可以具有高频率特性。通过提高导电体203_1与导电体260_1之间的绝缘耐压，可以提高晶体管200a的可靠性。因此，绝缘体214及绝缘体216的厚度优选大。此外，导电体203_1的延伸方向不局限于该例子，例如导电体203_1也可以在晶体管200a的沟道长度方向上延伸。

在导电体205_1中，以与绝缘体214及绝缘体216的开口内壁接触的方式形成有导电体205_1a，并且在导电体205_1a的内侧形成有导电体205_1b。在此，导电体205_1b的顶面的高度与绝缘体216的顶面的高度可以大致相同。在此，导电体205_2b的顶面的高度与绝缘体216的顶面的高度可以大致相同。在晶体管200a中层叠有导电体205_1a和导电体205_1b，但是本发明的结构不局限于该结构。例如，也可以设置导电体205_1a和导电体205_1b中的只有一个。

在此，作为导电体205_1a优选使用具有抑制水或氢等杂质透过(不容易使这中杂质透过)的功能的导电材料。例如优选使用钽、氮化钽、钌或氧化钌等，并且可以使用单层或叠层。由此，可以抑制氢、水等杂质从绝缘体214的下层经过导电体205_1及导电体205_2扩散到上层。此外，导电体205_1a优选具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N₂O、NO及NO₂等)、铜原子等杂质、氧原子、氧分子等中的至少一个透过的功能。以下，在关于具有抑制杂质透过的功能的导电材料的记载中，该导电材料优选具有与上述同样的功能。通过使导电体205_1a具有抑制氧透过的功能，可以防止因氧化而导电体205_1b的导电率下降。

导电体205_1b，优选使用以钨、铜或铝为主要成分的导电材料形成。虽然未图示，但是导电体205_1b可以采用叠层结构，例如可以形成钛或氮化钛与上述导电材料的叠层。

绝缘体214及绝缘体222可以被用作防止水或氢等杂质从下层进入晶体管的阻挡绝缘膜。绝缘体214及绝缘体222各自优选使用具有抑制水或氢等杂质透过的功能的绝缘材料形成。例如，优选的是，作为绝缘体214使用氮化硅等，作为绝缘体222使用氧化铝、氧化铪、含有硅及铪的氧化物(硅酸铪)、含有铝及铪的氧化物(铝酸铪)等。由此，可以抑制氢、水等杂质扩散到绝缘体214及绝缘体222的上层。注意，绝缘体214及绝缘体222优选具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N₂O、NO及NO₂等)、铜原子等杂质中的至少一个透过的功能。

此外，绝缘体214及绝缘体222优选各自使用能够抑制氧(例如，氧原子或氧分子等)透过的绝缘材料形成。通过利用该材料，可以抑制绝缘体224等所包含的氧扩散到下层。

此外，优选减少绝缘体222中的水、氢或氮氧化物等杂质的浓度。例如，在表面温度为50℃至500℃的范围内，热脱附谱分析法(TDS)中的换算为绝缘体222的每单位面积的氢分子的绝缘体222的氢脱离量为2×10¹⁵molecules/cm²以下，优选为1×10¹⁵molecules/cm²以下，更优选为5×10¹⁴molecules/cm²以下。绝缘体222优选使用通过加热而使氧释放的绝缘体形成。

绝缘体250a可以被用作晶体管200a的第一栅极绝缘膜。绝缘体220、绝缘体222以及绝缘体224可被用作晶体管200a的第二栅极绝缘膜。在晶体管200a中层叠有绝缘体220、绝缘体222以及绝缘体224，但是本发明不局限于该结构。例如，既可以层叠绝缘体220、绝缘体222和绝缘体224中的任何两个，又可以使用该绝缘体中任一个。

氧化物230优选使用被用作氧化物半导体的金属氧化物形成。金属氧化物的能隙优选为2eV以上，更优选为2.5eV以上。通过使用这样的能隙较宽的金属氧化物，可以降低晶体管的关态电流。

使用氧化物半导体的晶体管在非导通状态下的泄漏电流极小，所以可以提供一种功耗低的半导体装置。氧化物半导体可以利用溅射法等形成，所以可以用于包括在高集成型半导体装置中的晶体管。

氧化物半导体优选至少包含铟或锌。尤其优选包含铟及锌。另外，优选还包含铝、镓、钇或锡等。此外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种元素。

在此，考虑氧化物半导体是包含铟、元素M及锌的In-M-Zn氧化物的情况。元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁。注意，作为元素M也可以使用上述元素中的两种以上的组合。

在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。

在此，用于氧化物230a的金属氧化物的构成元素中的元素M的原子数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子数比。另外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子数比。此外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子数比。

当将上述金属氧化物用于氧化物230a时，优选的是，使氧化物230a的导带底高于氧化物230b的导带底。换言之，氧化物230a的电子亲和势优选小于氧化物230b的电子亲和势。

在此，在氧化物230a及氧化物230b中，导带底平缓地变化。换言之，导带底的能级连续地变化或者连续地接合。为了使导带底平缓地变化，优选降低形成在氧化物230a与氧化物230b的界面的混合层的缺陷态密度。

具体而言，通过使氧化物230a和氧化物230b除了氧以外还包含共同元素(作为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物230b为In-Ga-Zn氧化物的情况下，作为氧化物230a优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。

此时，作为载流子的主要路径在氧化物230b中形成窄隙部分。因为可以降低氧化物230a与氧化物230b的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到大通态电流。

如图19所示，电子亲和势或导带底能级Ec可以从真空能级Evac与价带顶的能级Ev之间的差异的电离电位Ip、以及能隙Eg计算出。电离电位Ip例如可以利用紫外线光电子能谱(UPS：Ultraviolet Photoelectron Spectroscopy)装置测量。能隙Eg例如可以利用光谱椭偏仪测量。

此外，如图2B所示，包括绝缘体250a、绝缘体252a、导电体260_1、绝缘体270a及绝缘体271a的结构体的侧面优选大致垂直于绝缘体222的顶面。注意，本实施方式所示的半导体装置不局限于此。例如，如图3A至图3C所示，包括绝缘体250a、绝缘体252a、导电体260_1、绝缘体270a及绝缘体271a的结构体的侧面与绝缘体222的顶面形成的角度可以为锐角。此时，该结构体的侧面与绝缘体222的顶面形成的角度越大越好。

绝缘体272a以至少与氧化物230_1c、绝缘体250a、绝缘体252a、导电体260_1及绝缘体270a的侧面接触的方式配置。此外，绝缘体275a以与绝缘体272a接触的方式配置。成为绝缘体272a的绝缘体优选通过ALD法形成。通过利用ALD法，可以形成覆盖性良好且针孔等缺陷少的绝缘体。由此，可以以0.5nm以上且10nm以下左右，优选为0.5nm以上且3nm以下的厚度形成绝缘体272a。此外，在ALD法中使用的前驱物有时包含碳等杂质。因此，绝缘体272a有时包含碳等杂质。例如，在利用溅射法形成成为绝缘体252a的绝缘体且利用ALD法形成成为绝缘体272a的绝缘体的情况下，即使形成氧化铝作为成为绝缘体272a的绝缘体和成为绝缘体252a的绝缘体，有时绝缘体272a所包含的碳等杂质也比绝缘体252a多。另外，杂质的定量可以利用X射线光电子能谱(XPS)进行。

此外，成为绝缘体272a的绝缘体也可以通过溅射法形成。通过利用溅射法，可以形成水或氢等杂质少的绝缘体。当利用溅射法时，例如，优选使用对向靶材型溅射装置。对向靶材型溅射装置可以以沉积面不暴露于对向的靶材之间的高电场区域的方式进行沉积，由此可以以成膜面不容易被等离子体受损的方式进行沉积。由于可以减小成为绝缘体272a的绝缘体的沉积中氧化物230因等离子体而受到的沉积损伤，所以溅射装置是优选的。可以将使用对向靶材型溅射装置的沉积称为Vapor Deposition SP(VDSP，注册商标)。

氧化物230中的区域231及接合区域232由在形成成为绝缘体274a的绝缘体时添加的杂质元素形成。因此，成为绝缘体274a的绝缘体优选包含氢和氮中的至少一种。另外，成为绝缘体274a的绝缘体优选使用具有抑制水或氢等杂质以及氧透过的功能的绝缘材料形成。例如，成为绝缘体274a的绝缘体优选使用氮化硅、氮氧化硅、氧氮化硅、氮化铝或氮氧化铝等形成。

当形成氧化物230的区域231及接合区域232时，代替上述方法或者除了上述方法以外，也可以利用离子注入法、不进行质量分离而添加离子化了的源气体的离子掺杂法、等离子体浸没离子注入法等。上述方法优选在形成成为绝缘体272a的绝缘体之后进行。通过隔着成为绝缘体272a的绝缘体进行上述方法，可以降低在注入中氧化物230受到的损伤。

当利用离子掺杂法、等离子体浸没离子注入法进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。可以使用“离子”、“供体”、“受体”、“杂质”或“元素”等代替“掺杂剂”。

作为掺杂剂，可以使用形成氧空位的元素或者与氧空位键合的元素等。作为这种元素的典型例子，可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。

当使晶体管微型化而使其沟道长度为10nm至30nm左右时，源区域或漏区域所包含的杂质元素有可能扩散而使源区域和漏区域电导通。但是，在本实施方式中，通过形成绝缘体272a及绝缘体275a，可以得到氧化物230中的区域234的充分的宽度，所以可以防止源区域与漏区域彼此电连接。

在此，绝缘体270a及绝缘体272a优选使用具有抑制水或氢等杂质及氧透过的功能的绝缘材料形成。例如，可以使用包括含有铝和铪中的一方或双方的氧化物的绝缘体。作为包括含有铝和铪中的一方或双方的氧化物的绝缘体可以使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。由此，可以防止绝缘体250a中的氧扩散到外部。另外，可以抑制氢或水等杂质经过绝缘体250a的端部等进入氧化物230。

通过设置绝缘体270a及绝缘体272a，可以由具有抑制水或氢等杂质以及氧的透过的功能的绝缘体覆盖导电体260_1的顶面及侧面、以及绝缘体250a的侧面。由此，可以防止导电体260_1的氧化、以及水或氢等杂质通过导电体260_1及绝缘体250a进入氧化物230。因此，绝缘体270a及绝缘体272a被用作保护栅电极及栅极绝缘膜的阻挡物。

在形成成为绝缘体275a的绝缘体后进行各向异性蚀刻，来形成绝缘体275a。通过该蚀刻，以与绝缘体272a接触的方式形成绝缘体275a。

在形成成为绝缘体274a的绝缘体后进行各向异性蚀刻，来形成绝缘体274a。通过该蚀刻，以留下与氧化物230的顶面及绝缘体275a的侧面接触的部分的方式形成绝缘体274a。

此外，在半导体装置中，优选以覆盖晶体管200a及晶体管200b的方式设置绝缘体280。绝缘体280的膜中的水或氢等杂质的浓度优选得到降低。

形成在绝缘体280中的开口以该绝缘体280的开口的内壁与绝缘体274a及绝缘体274b的侧面接触的方式形成。为了形成上述开口，在绝缘体280中形成开口时的绝缘体280的蚀刻速率优选显著地小于绝缘体274a及绝缘体274b的蚀刻速率。在将绝缘体274a及绝缘体274b的蚀刻速率设定为1时，优选将绝缘体280的蚀刻速率设定为5以上，更优选为10以上。由此，可以自对准地形成开口，而可以将开口与栅电极的间隔设计为小，由此可以实现半导体装置的高集成化。

在形成上述开口之后，也可以通过离子注入法、不进行质量分离而添加离子化了的源气体的离子掺杂法、等离子体浸没离子注入法等，来在氧化物230中形成低电阻区域。

在此，以与绝缘体280的开口内壁接触的方式形成导电体240。氧化物230的区域231位于上述开口的底部的至少一部分，因此导电体240与区域231接触。

导电体240具有晶体管200a的源电极和漏电极中的一个的功能，并具有晶体管200b的源电极和漏电极中的一个的功能。通过采用该结构，可以减小彼此相邻的晶体管200a与晶体管200b的间隔，由此可以以高密度地配置晶体管，而可以实现半导体装置的高集成化。

图4A至图4C各自是沿着图2A的点划线A5-A6的部分的截面图，也是晶体管200a及晶体管200b的导电体240与氧化物230接触的区域的沟道宽度方向上的截面图。

图4A示出导电体240与氧化物230接触的区域位于氧化物230的顶面且小于氧化物230的沟道宽度方向上的宽度的一个例子。导电体240与氧化物230接触的区域不局限于图4A的一个例子。例如，如图4B所示，也可以包括与氧化物230的顶面及侧面接触的区域。作为例子，图4B示出导电体240与氧化物230的A5一侧的侧面接触的区域，但是也可以包括导电体240与氧化物230的A6一侧的侧面接触的区域。通过采用该结构，有时可以增大导电体240与氧化物230接触的区域的面积，由于可以降低导电体240与氧化物230的接触电阻，因此这样的结构是优选的。另外，例如，如图4C所示，导电体240与氧化物230接触的区域也可以是氧化物230的顶面及氧化物230的A5一侧及A6一侧的两个侧面接触的区域。也就是说，导电体240与氧化物230接触的区域具有如马鞍那样的截面形状(也可以将这样的结构称为马鞍面接触)。通过采用该结构，可以增大导电体240与氧化物230接触的区域的面积，由于可以降低导电体240与氧化物230的接触电阻，因此这样的结构是更优选的。

如图2B所示，在晶体管200a中，寄生电容形成在导电体260_1与导电体240之间。同样地，在晶体管200b中，寄生电容形成在导电体260_2与导电体240之间。

通过在晶体管200a中设置绝缘体275a且在晶体管200b中设置绝缘体275b，可以降低晶体管200a及晶体管200b的寄生电容。作为绝缘体275a及绝缘体275b，例如可以使用氧化硅、氧氮化硅、氮氧化硅及氮化硅。通过降低寄生电容，可以使晶体管200a及晶体管200b高速地工作。

导电体240可以使用与导电体205_1相同的材料形成。此外，也可以在开口的侧壁部形成氧化铝，然后形成导电体240。通过在开口的侧壁部形成氧化铝，可以抑制来自外部的氧透过，而可以防止导电体240的氧化。此外，可以防止水、氢等杂质从导电体240扩散到外部。可以在通过利用ALD法等在开口中形成氧化铝之后进行各向异性蚀刻，来形成该氧化铝。

[电容器100a及电容器100b]

如图2A至图2C所示，电容器100a与晶体管200a共通使用部分构成要素。此外，电容器100b与晶体管200b共通使用部分构成要素。图5B示出沿着图5A的点划线W5-W6的部分的截面图。也就是说，图5B示出电容器100b的沟道宽度方向上的截面图。与晶体管200a的情况同样地，电容器100a和电容器100b具有相同的结构。因此，下面，在没有特别说明的情况下，电容器100b可以参照电容器100a的说明。在本实施方式中示出电容器100a的例子，其中，其一个电极是设置在晶体管200a的氧化物230中的区域231a的一部分。

电容器100a包括氧化物230的区域231a的一部分、绝缘体276a、绝缘体276a上的导电体130a。此外，导电体130a的至少一部分优选以与区域231a的一部分部分地重叠的方式设置。

氧化物230的区域231a的一部分被用作电容器100a的一个电极，导电体130a被用作电容器100a的另一个电极。也就是说，区域231a具有晶体管200a的源极和漏极中的一个的功能以及电容器100a的一个电极的功能。绝缘体276a的一部分被用作电容器100a的介电质。

绝缘体276a优选使用介电常数大的绝缘体形成。例如，可以使用包括含有铝和铪中的一方或双方的氧化物的绝缘体。作为包括含有铝和铪中的一方或双方的氧化物的绝缘体可以使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。绝缘体276a也可以具有叠层结构。例如，可以具有选自氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等中的两层以上的叠层结构。例如，优选利用ALD法依次形成氧化铪、氧化铝及氧化铪来形成叠层结构。氧化铪及氧化铝各自的厚度为0.5nm以上且5nm以下。通过采用上述叠层结构，可以实现电容值大且泄漏电流小的电容器100a。

在此，被用作晶体管200a的第一栅电极的导电体260_1的侧面设置有绝缘体272a及绝缘体275a。通过在导电体260_1与导电体130a之间设置绝缘体272a及绝缘体275a，可以降低导电体260_1与导电体130a之间的寄生电容。

导电体130a可以具有叠层结构。例如，导电体130a可以具有以钛、氮化钛、钽或氮化钽为主要成分的导电材料与以钨、铜或铝为主要成分的导电材料的叠层结构。此外，导电体130a也可以具有单层结构或三层以上的叠层结构。

如上所述，在本发明的一个实施方式的半导体装置中，可以将晶体管200a、晶体管200b、电容器100a及电容器100b配置在相同的层中。通过采用该结构，可以高密度地配置晶体管及电容器，由此可以实现半导体装置的高集成化。

注意，在本说明书等中，有时将绝缘体220、绝缘体222及绝缘体224称为第一绝缘体。有时将绝缘体250a及绝缘体252a称为第二绝缘体，将绝缘体250b及绝缘体252b称为第六绝缘体。有时将绝缘体270a及绝缘体271a称为第三绝缘体，将绝缘体270b及绝缘体271b称为第七绝缘体。有时将绝缘体272a称为第四绝缘体，将绝缘体272b称为第八绝缘体。有时将绝缘体275a及绝缘体274a称为第五绝缘体，将绝缘体275b及绝缘体274b称为第九绝缘体，将绝缘体276a称为第十绝缘体，将绝缘体276b称为第十一绝缘体。

此外，在本说明书等中，有时将氧化物230简称为氧化物。有时将导电体260_1、导电体260_2、导电体130a及导电体130b分别称为第一导电体、第二导电体、第三导电体及第四导电体。此外，有时将导电体240称为布线。

<半导体装置的材料>

下面，对可用于半导体装置的材料进行说明。

《衬底》

作为用于形成半导体装置的衬底，例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以使用玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(例如，氧化钇稳定氧化锆衬底)、树脂衬底。作为半导体衬底，例如可以使用硅或锗等的半导体衬底、或者碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓的化合物半导体衬底。可以使用在上述半导体衬底内部设置有绝缘体区域的半导体衬底，例如有绝缘体上硅(silicon oninsulator：SOI)衬底等。作为导电体衬底，可以使用石墨衬底、金属衬底、合金衬底、导电树脂衬底等。可以使用包含金属氮化物的衬底、包含金属氧化物的衬底等。可以使用设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的而成衬底。作为设置在衬底上的元件，可以使用电容器、电阻器、开关元件、发光元件、存储元件等。

此外，作为衬底也可以使用柔性衬底。作为在柔性衬底上设置晶体管的方法，有如下方法：在非柔性衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底的衬底上。在此情况下，优选在非柔性衬底与晶体管之间设置剥离层。此外，作为衬底，也可以使用包含纤维的薄片、薄膜或箔等。衬底也可以具有伸缩性。衬底可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，衬底也可以具有不恢复为原来的形状的性质。衬底例如包括具有如下厚度的区域：5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下。当衬底的厚度薄时，可以减小包括晶体管的半导体装置的重量。当衬底的厚度薄时，即便在使用玻璃等的情况下，衬底也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底上的半导体装置受到的冲击。就是说，可以提供一种耐久性高的半导体装置。

作为柔性衬底的衬底，例如可以使用金属、合金、树脂或玻璃或者其纤维。柔性衬底的线性膨胀系数优选低，这是因为因环境而发生的变形得到抑制。柔性衬底例如使用线性膨胀系数为1×10^-3/K以下、5×10^-5/K以下或1×10^-5/K以下的材料形成。作为树脂的例子，可以举出聚酯、聚烯烃、聚酰胺(例如，尼龙、芳族聚酰胺)、聚酰亚胺、聚碳酸酯、丙烯酸树脂。尤其是，芳族聚酰胺的线性膨胀系数较低，因此适用于柔性衬底。

<绝缘体>

作为绝缘体的例子，有绝缘性氧化物、绝缘性氮化物、绝缘性氧氮化物、绝缘性氮氧化物、绝缘性金属氧化物、绝缘性金属氧氮化物以及绝缘性金属氮氧化物。

通过使用具有抑制氢等杂质及氧透过的功能的绝缘体围绕晶体管，能够使晶体管的电特性稳定。例如，作为绝缘体210、绝缘体214、绝缘体222、绝缘体270a、绝缘体270b、绝缘体272a及绝缘体272b的每一个，可以使用具有抑制氢等杂质及氧透过的功能的绝缘体。

具有抑制氢等杂质及氧透过的功能的绝缘体例如可以具有包括含有硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构。

绝缘体210、绝缘体214、绝缘体222、绝缘体270a、绝缘体270b、绝缘体272a及绝缘体272b，例如可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、含有硅及铪的氧化物、含有铝及铪的氧化物或者氧化钽等金属氧化物、氮氧化硅或氮化硅等形成。另外，例如，绝缘体210、绝缘体214、绝缘体222、绝缘体270a、绝缘体270b、绝缘体272a及绝缘体272b优选包含氧化铝或氧化铪等。

绝缘体274a及绝缘体274b例如各自可以具有包括含有硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层结构或叠层结构的方式形成。例如，绝缘体274a及绝缘体274b优选使用氧化硅、氧氮化硅或氮化硅。

绝缘体222、绝缘体224、绝缘体250a、绝缘体250b、绝缘体252a、绝缘体252b、绝缘体276a和绝缘体276b优选包括相对介电常数高的绝缘体。例如，绝缘体222、绝缘体224、绝缘体250a、绝缘体250b、绝缘体252a和绝缘体252b各自优选包含氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。此外，绝缘体250a及绝缘体250b各自优选具有氧化硅或氧氮化硅与介电常数高的绝缘体的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与介电常数高的绝缘体组合，可以实现热稳定且介电常数高的叠层结构。例如，当绝缘体250a及绝缘体250b各自中的氧化铝、氧化镓或氧化铪与氧化物230接触时，能够抑制氧化硅或氧氮化硅所含有的硅进入氧化物230_1c及氧化物230_2c。另外，例如当在绝缘体250a及绝缘体250b各自中氧化硅或氧氮化硅与氧化物230_1c及氧化物230_2c接触时，有时在氧化铝、氧化镓或氧化铪与氧化硅或氧氮化硅的界面处形成陷阱中心。该陷阱中心有时可以通过俘获电子而使晶体管的阈值电压向正方向上漂移。

绝缘体212、绝缘体216、绝缘体280、绝缘体275a及绝缘体275b优选包括相对介电常数低的绝缘体。例如，绝缘体212、绝缘体216、绝缘体280、绝缘体275a及绝缘体275b优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、多孔氧化硅或树脂等。或者，绝缘体212、绝缘体216、绝缘体280、绝缘体275a及绝缘体275b优选具有树脂与如下材料中的一个的叠层结构：氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或多孔氧化硅。当将具有热稳定性的氧化硅或氧氮化硅与树脂组合时，该叠层结构可以具有热稳定性及低相对介电常数。作为树脂的例子，可以举出聚酯、聚烯烃、聚酰胺(例如，尼龙、芳族聚酰胺)、聚酰亚胺、聚碳酸酯或丙烯酸树脂。

<导电体<

导电体203_1、导电体203_2、导电体205_1、导电体205_2、导电体260_1、导电体260_2、导电体240、导电体130a及导电体130b可以使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、以及钌等金属元素中的一种以上的材料形成。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体或者镍硅化物等硅化物。

作为上述导电体，尤其作为导电体260_1及导电体260_2，可以使用包含可用于氧化物230的金属氧化物所包含的金属元素及氧的导电材料。或者，也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。另外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获氧化物230所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。

另外，也可以使用多个由上述材料形成的导电层的叠层。例如，也可以采用使用包含上述金属元素的材料和包含氧的导电材料的组合形成的叠层结构。另外，也可以采用使用包含上述金属元素的材料和包含氮的导电材料的组合形成的叠层结构。另外，也可以采用使用包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的组合形成的叠层结构。

在将氧化物用于晶体管的沟道形成区域的情况下，作为栅电极优选采用使用包含上述金属元素的材料和包含氧的导电材料形成的叠层结构。在此情况下，优选将包含氧的导电材料形成在沟道形成区域一侧。此时，优选将包含氧的导电材料设置在沟道形成区域一侧，由此从该导电材料脱离的氧容易被供应到沟道形成区域。

<金属氧化物>

氧化物230优选使用被用作氧化物半导体的金属氧化物形成。以下，将说明可用作本发明的一个实施方式的氧化物半导体层以及氧化物230的金属氧化物。

氧化物半导体优选至少包含铟或锌。尤其优选包含铟及锌。另外，优选还包含铝、镓、钇或锡等。此外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种元素。

在此，考虑氧化物半导体是包含铟、元素M及锌的In-M-Zn氧化物的情况。元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁。注意，作为元素M也可以使用上述元素中的两种以上的组合。

[金属氧化物的构成]

以下，对可用于在本发明的一个实施方式中公开的晶体管的CAC-OS(cloud-alignedcomposite oxide semiconductor)的构成进行说明。

在本说明书等中，有时记载为“CAAC(c-axis aligned crystal)”或“CAC(cloud-aligned composite)”。CAAC是指结晶结构的例子，CAC是指功能或材料构成的例子。

CAC-OS或CAC metal oxide在材料的一部分中具有导电功能，在材料的另一部分中具有绝缘功能，作为材料的整体CAC-OS或CAC metal oxide具有半导体的功能。在将CAC-OS或CAC metal oxide用于晶体管的活性层的情况下，导电功能是使被用作载流子的电子(或空穴)流过的功能，绝缘功能是不使被用作载流子的电子流过的功能。通过导电功能和绝缘功能的互补作用，CAC-OS或CAC metal oxide可以具有开关功能(开启/关闭的功能)。在CAC-OS或CAC-metal oxide中，通过使各功能分离，可以使各功能最大化。

CAC-OS或CAC metal oxide包括导电区域及绝缘区域。导电区域具有上述导电功能，绝缘区域具有上述绝缘功能。在材料中，导电区域和绝缘区域有时以纳米粒子级分离。导电区域和绝缘区域有时在材料中不均匀地分布。有时观察到其边缘模糊而以云状连接的导电区域。

此外，在CAC-OS或CAC metal oxide中，导电区域和绝缘区域有时具有0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸，并分散在材料中。

此外，CAC-OS或CAC metal oxide包含具有不同带隙的成分。例如，CAC-OS或CACmetal oxide包含具有起因于绝缘区域的宽隙的成分及具有起因于导电区域的窄隙的成分。在该结构中，载流子主要在具有窄隙的成分中流过。具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC metal oxide用于晶体管的沟道形成区域时，可以得到晶体管的导通状态下的高电流驱动力，即大通态电流及高场效应迁移率。

就是说，可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。

[金属氧化物的结构]

氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体的例子，有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-likeoxide semiconductor)及非晶氧化物半导体。

CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。

纳米晶的形状基本上是六角形，但是该形状并不局限于正六角形，有时为非正六角形。在畸变中有时具有五角形晶格排列或七角形晶格排列等。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。也就是说，由于晶格排列畸变，所以可抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度以及因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。

CAAC-OS有具有层状结晶结构(也称为叠层结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层的元素M的情况下，也可以将该层表示为(In,M,Zn)层。在用元素M取代In层的铟的情况下，可以将该层表示为(In,M)层。

CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。氧化物半导体的结晶性有时因杂质的进入或缺陷的生成等而降低。这意味着CAAC-OS的杂质及缺陷(例如，氧空位)少。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有耐热性及高可靠性。

在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)具有周期性原子排列。在nc-OS中，在不同的纳米晶之间没有结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。

a-like OS具有nc-OS与非晶氧化物半导体之间的结构。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。

氧化物半导体可以具有各种结构及各种特性。在本发明的一个实施方式的氧化物半导体中也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。

[具有氧化物半导体的晶体管]

接着，说明将上述氧化物半导体用于晶体管的情况。

当将上述氧化物半导体用于晶体管时，晶体管可以具有高场效应迁移率。另外，晶体管可以具有高可靠性。

优选将载流子密度低的氧化物半导体用于晶体管。为了降低氧化物半导体的载流子密度，氧化物半导体中的杂质浓度得到降低，由此可以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征的状态。例如，使用其载流子密度低于8×10¹¹/cm³，优选低于1×10¹¹/cm³，更优选低于1×10¹⁰/cm³，且为1×10^-9/cm³以上的氧化物半导体。

高纯度本征或实质上高纯度本征的氧化物半导体具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。

被氧化物半导体中的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的氧化物半导体中形成有沟道形成区域的晶体管的电特性有时不稳定。

为了得到电特性稳定的晶体管，减少氧化物半导体中的杂质浓度是有效的。为了减少氧化物半导体中的杂质浓度，优选减少氧化物半导体附近的膜中的杂质浓度。作为杂质的例子，有氢、氮、碱金属、碱土金属、铁、镍、硅等。

[杂质]

在此，说明氧化物半导体中的各杂质的影响。

在氧化物半导体包含第14族元素之一的硅或碳时，形成缺陷态。因此，将氧化物半导体中的硅或碳的浓度以及与氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS)测得的浓度)设定为2×10¹⁸atoms/cm³以下，优选为2×10¹⁷atoms/cm³以下。

当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而产生载流子。因此，包含具有碱金属或碱土金属的氧化物半导体的晶体管容易成为常开启特性。由此，优选减少氧化物半导体的碱金属或碱土金属的浓度。具体而言，通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×10¹⁸atoms/cm³以下，优选为2×10¹⁶atoms/cm³以下。

当氧化物半导体包含氮时，产生作为载流子的电子，载流子密度增高，由此氧化物半导体容易成为n型。因此，其半导体具有包含氮的氧化物半导体的晶体管容易成为常开启特性。因此，优选尽可能地减少该氧化物半导体中的氮，例如，将利用SIMS测得的氮浓度设定为低于5×10¹⁹atoms/cm³，优选为5×10¹⁸atoms/cm³以下，更优选为1×10¹⁸atoms/cm³以下，进一步优选为5×10¹⁷atoms/cm³以下。

包含在氧化物半导体中的氢与键合于金属原子的氧起反应而生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，具有包含氢的氧化物半导体的晶体管容易成为常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，将利用SIMS测得的氢浓度设定为低于1×10²⁰atoms/cm³，优选低于1×10¹⁹atoms/cm³，更优选低于5×10¹⁸atoms/cm³，进一步优选低于1×10¹⁸atoms/cm³。

当将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域时，该晶体管可以具有稳定的电特性。

〈半导体装置的制造方法〉

接着，参照图7A至图7C以及图18A至图18C说明本发明的包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置的制造方法。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A以及图18A是俯视图。另外，图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B以及图18B是沿着图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A以及图18A中的点划线A1-A2所示的部分的截面图。此外，图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C以及图18C是沿着图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A以及图18A中的点划线A3-A4所示的部分的截面图。

首先，准备衬底(未图示)，在该衬底上形成绝缘体210。可以利用溅射法、化学气相沉积(CVD：chemical vapor deposition)法、分子束外延(MBE：molecular beam epitaxy)法、脉冲激光沉积(PLD：pulsed laser deposition)法或ALD法等形成绝缘体210。

注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：plasma enhancedCVD)法、利用热量的热CVD(TCVD：thermal CVD)法、利用光的光CVD(photo CVD)法等。再者，CVD法可以根据源气体包括金属CVD(MCVD：metal CVD)法及有机金属CVD(MOCVD：metalorganic CVD)法。

通过利用PECVD法，可以以较低的温度形成高品质的膜。另外，因为热CVD法不使用等离子体，所以能够减少对象物受到的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(例如，晶体管、电容器)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而包括在半导体装置中的布线、电极、元件等受损伤。另一方面，在采用不使用等离子体的热CVD法的情况下，不产生上述等离子体损伤，所以能够提高半导体装置的成品率。在热CVD法中不产生沉积时的等离子体损伤，因此能够得到缺陷较少的膜。

ALD法也能够减少对象物受到的损伤。在ALD法中沉积中不产生等离子体损伤，所以能够得到缺陷较少的膜。

不同于使从靶材等中被释放的粒子沉积的沉积方法，在CVD法及ALD法中，因对象物表面处的反应而形沉积。因此，CVD法及ALD法可以实现不易受对象物的形状的影响的良好台阶覆盖性。尤其是，ALD法可以实现良好的台阶覆盖性和厚度均匀性，所以适合用于覆盖纵横比高的开口的表面的情况。另一方面，ALD法的沉积速率比较慢，所以有时优选将ALD法与CVD法等沉积速率快的其他沉积方法组合。

当采用CVD法或ALD法时，可以通过调整源气体的流量比控制所形成的膜的组成。例如，通过CVD法或ALD法，可以根据源气体的流量比形成任意组成的膜。此外，例如，通过使用CVD法或ALD法，可以通过在形沉积的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时形沉积时，因为与使用多个沉积室形沉积的情况相比可以省略传送及调整压力所需的时间，所以可以缩短沉积时所需的时间。因此，可以提高半导体装置的生产率。

在本实施方式中，作为绝缘体210，利用溅射法形成氧化铝。绝缘体210也可以具有多层结构。例如，多层结构可以以如下方式形成：利用溅射法形成氧化铝，并且利用ALD法在该氧化铝上形成氧化铝。或者，多层结构可以以如下方式形成：利用ALD法形成氧化铝，并且利用溅射法在该氧化铝上形成氧化铝。

接着，在绝缘体210上形成成为导电体203_1及导电体203_2的导电膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体203_1及导电体203_2的导电膜。成为导电体203_1及导电体203_2的导电膜可以为多层膜。在本实施方式中，作为成为导电体203_1及导电体203_2的导电膜形成钨膜。

接着，利用光刻法对成为导电体203_1及导电体203_2的导电膜进行加工，来形成导电体203_1及导电体203_2。

在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，利用该抗蚀剂掩模进行蚀刻处理。例如，使用KrF受激准分子激光、ArF受激准分子激光、极紫外(extreme ultraviolet：EUV)光等对抗蚀剂进行曝光来形成抗蚀剂掩模。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要光掩模。为了去除抗蚀剂掩模，可以使用灰化处理等干蚀刻处理或湿蚀刻处理。或者，可以在进行干蚀刻处理之后进行湿蚀刻处理。或者，也可以在进行湿蚀刻处理之后进行干蚀刻处理。

可以使用由绝缘体或导电体形成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以以如下方式形成所希望的形状的硬掩模：在成为导电体203_1及导电体203_2的导电膜上形成硬掩模材料的绝缘膜或导电膜，在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻。对成为导电体203_1及导电体203_2的导电膜进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模被去除。可以在成为导电体203_1及导电体203_2的导电膜的蚀刻后通过蚀刻去除硬掩模。在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。

作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：capacitively coupled plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以具有对平行平板型电极中的一个施加高频功率的结构。或者，电容耦合型等离子体蚀刻装置也可以具有对平行平板型电极中的一个施加不同的多个高频功率的结构。或者，电容耦合型等离子体蚀刻装置也可以具有对平行平板型电极的各个施加频率相同的高频功率的结构。或者，电容耦合型等离子体蚀刻装置也可以具有对平行平板型电极的各个施加不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：inductively coupled plasma)蚀刻装置。

接着，在绝缘体210、导电体203_1及导电体203_2上形成成为绝缘体212的绝缘膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为绝缘体212的绝缘膜。在本实施方式中，作为成为绝缘体212的绝缘膜，通过CVD法形成氧化硅膜。

在此，成为绝缘体212的绝缘膜的厚度优选为导电体203_1的厚度及导电体203_2的厚度以上。例如，当导电体203_1的厚度及导电体203_2各自的厚度为1时，成为绝缘体212的绝缘膜的厚度为1以上且3以下。在本实施方式中，导电体203_1的厚度及导电体203_2的厚度为150nm，成为绝缘体212的绝缘膜的厚度为350nm。

接着，通过对成为绝缘体212的绝缘膜进行化学机械抛光(CMP)处理去除成为绝缘体212的绝缘膜的一部分，使导电体203_1的表面及导电体203_2的表面露出。由此，可以形成其顶面平坦的导电体203_1、导电体203_2及绝缘体212(参照图7A至图7C)。

在此，下面对与上述说明不同的导电体203_1及导电体203_2的形成方法进行说明。

在绝缘体210上形成绝缘体212。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体212。

接着，在绝缘体212中形成到达绝缘体210的开口。该开口例如包括槽或狭缝等。可以将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。绝缘体210优选为在对绝缘体212进行蚀刻以形成槽时用作蚀刻阻挡膜的绝缘体。例如，当作为形成槽的绝缘体212使用氧化硅膜时，绝缘体210优选使用氮化硅膜、氧化铝膜、氧化铪膜形成。

在形成开口后，形成成为导电体203_1及导电体203_2的导电膜。该导电膜优选包含具有抑制氧透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体由与钽、钨、钛、钼、铝、铜或钼钨合金形成的叠层膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体203_1及导电体203_2的导电膜。

在本实施方式中，成为导电体203_1及导电体203_2的导电膜具有多层结构。首先，利用溅射法形成氮化钽膜或者在氮化钽上层叠氮化钛而成的膜。通过将这种金属氮化物用于成为导电体203_1及导电体203_2的导电膜的下层，即使作为后面说明的成为导电体203_1及导电体203_2的导电膜的上层导电膜使用铜等容易扩散的金属，也可以防止该金属从导电体203_1及导电体203_2扩散到外部。

接着，形成成为导电体203_1及导电体203_2的导电膜的上层导电膜。成为导电体203_1及导电体203_2的导电膜可以使用镀敷法、溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为成为导电体203_1及导电体203_2的导电膜的上层导电膜，形成铜等低电阻导电材料。

接着，通过进行CMP处理，部分地去除成为导电体203_1及导电体203_2的导电膜的上层以及成为导电体203_1及导电体203_2的导电膜的下层，使绝缘体212露出。其结果是，只在开口部残留成为导电体203_1及导电体203_2的导电膜。由此，可以形成其顶面平坦的导电体203_1及导电体203_2。注意，有时由于该CMP处理而绝缘体212的一部分被去除。以上是与上述说明不同的导电体203_1及导电体203_2的形成方法。

接着，在导电体203_1及导电体203_2上形成绝缘体214。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体214。在本实施方式中，作为绝缘体214，通过CVD法形成氮化硅。即使将容易扩散到导电体203_1及导电体203_2的铜等金属用于绝缘体214，通过作为绝缘体214使用氮化硅等不容易透过铜的绝缘体，也可以防止该金属扩散到绝缘体214上方的层。

接着，在绝缘体214上形成绝缘体216。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体216。在本实施方式中，作为绝缘体216，通过CVD法形成氧化硅膜。

接着，在绝缘体214及绝缘体216中形成凹部。凹部例如包括孔或开口等。在形成凹部时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。

在形成凹部后，形成成为导电体205_1a及导电体205_2a的导电膜。成为导电体205_1a及导电体205_2a的导电膜优选包含具有抑制氧透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用由该导电体与钽、钨、钛、钼、铝、铜或钼钨合金形成的叠层膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体205_1a及导电体205_2a的导电膜。

在本实施方式中，作为成为导电体205_1a及导电体205_2a的导电膜，利用溅射法形成氮化钽膜。

接着，在成为导电体205_1b及导电体205_2b的导电膜上形成成为导电体205_1a及导电体205_2a的导电膜。成为导电体205_1b及导电体205_2b的导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。

在本实施方式中，作为成为导电体205_1b及导电体205_2b的导电膜，利用CVD法形成氮化钛，并且在该氮化钛上利用CVD法形成钨。

接着，通过进行CMP处理，去除绝缘体216上的成为导电体205_1a及导电体205_2a的导电膜以及成为导电体205_1b及导电体205_2b的导电膜。其结果是，只在凹部残留成为导电体205_1a及导电体205_2a的导电膜以及成为导电体205_1b及导电体205_2b的导电膜，由此，可以形成其顶面平坦的导电体205_1及导电体205_2(参照图7A至图7C)。

接着，在绝缘体216、导电体205_1及导电体205_2上上形成绝缘体220。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体220。

接着，在绝缘体220上形成绝缘体222。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体222。

接着，在绝缘体222上形成绝缘体224。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体224。

接着，优选进行第一加热处理。第一加热处理可以以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行。第一加热处理在氮气、惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第一加热处理也可以在减压状态下进行。或者，第一加热处理也可以以如下方式进行：在氮气或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。通过第一加热处理，可以去除绝缘体224所包含的水或氢等杂质。或者，在第一加热处理中，也可以在减压状态下进行使用氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置而进行。或者，也可以设置对衬底一侧施加射频(radiofrequency：RF)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，在使用这种装置进行使用惰性气体的等离子体处理之后，也可以为填补脱离的氧而进行使用氧的等离子体处理。注意，有时不一定需要进行第一加热处理。

该加热处理也可以在形成绝缘体220后、形成绝缘体222后以及形成绝缘体224后进行。虽然各加热处理可以在上述加热处理条件下进行，但是形成绝缘体220后的加热处理优选在包含氮的气氛下进行。

在本实施方式中，在形成绝缘体224之后在氮气氛下以400℃的温度进行1小时的第一加热处理。

接着，在绝缘体224上依次形成氧化膜230A以及氧化膜230B(参照图7A至图7C)。优选在不暴露于大气的情况下连续地形成氧化膜230A以及氧化膜230B。当不暴露于大气而形成氧化膜时，可以防止来自大气的杂质或水分附着于氧化膜230A，所以可以保持氧化膜230A与氧化膜230B的界面及其附近的清洁。

可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成氧化膜230A及氧化膜230B。

例如，在利用溅射法形成氧化膜230A及230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体中的氧的比率，可以增加在形成的氧化膜中的过剩氧量。在利用溅射法形成氧化膜230A及氧化膜230B的情况下，可以使用上述In-M-Zn氧化物靶材。

尤其是，在形成氧化膜230A时，有时溅射气体所包含的氧的一部分供应给绝缘体224。

此外，用来形成氧化膜230A的溅射气体中的氧的比率优选为70％以上，更优选为80％以上，进一步优选为100％。

在形成氧化膜230B的情况下，将溅射气体中的氧的比率设定为1％以上且30％以下、优选为5％以上且20％以下，因此形成氧缺乏型氧化物半导体。包含氧缺乏型氧化物半导体的晶体管可以具有较高的场效应迁移率。

当将氧缺乏型氧化物半导体用作氧化膜230B时，优选将包含过剩氧的氧化膜用作氧化膜230A。另外，也可以在形成氧化膜230A之后进行氧掺杂处理。

在本实施方式中，通过使用以1:3:4的原子数比包含In、Ga和Zn的靶材的溅射法形成氧化膜230A，并且通过使用以4:2:4.1的原子数比包含In、Ga和Zn的靶材的溅射法形成氧化膜230B。

然后，也可以进行第二加热处理。作为第二加热处理，可以利用第一加热处理条件。通过进行第二加热处理，例如可以去除包含在氧化膜230A及230B中的水及氢等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。

接着，将氧化膜230A及氧化膜230B加工为岛状来形成氧化物230a及氧化物230b。此时，有时不与氧化物230a及氧化物230b重叠的区域的绝缘体224被蚀刻，绝缘体222的表面露出(参照图8A至图8C)。

在此，以其至少一部分与导电体205重叠的方式形成氧化物230。氧化物230的侧面优选与绝缘体222的顶面大致垂直，此时在较小的面积中可以以高密度设置多个晶体管200。此外，氧化物230的侧面和绝缘体222的顶面所形成的角度可以为锐角。此时，氧化物230的侧面和绝缘体222的顶面所形成的角度越大越好。

氧化物230在侧面和顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(将这种弯曲形状也称为圆形)。在氧化物230b的端部，弯曲面的曲率半径为3nm以上且10nm以下，优选为5nm以上且6nm以下。

当端部不具有角时，可以提高在后面的成膜工序中形成的膜的覆盖性。

该氧化膜的加工可以利用光刻法进行。该加工可以利用干蚀刻法或湿蚀刻法进行。干蚀刻法适合于微细加工。

作为蚀刻掩模，可以使用由绝缘体或导电体形成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以以如下方式形成所希望的形状的硬掩模：在氧化膜230B上形成硬掩模材料的绝缘膜或导电膜，在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻。对氧化膜230A以及氧化膜230B进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模被去除。可以在氧化膜230A以及氧化膜230B的蚀刻后通过蚀刻去除硬掩模。在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。

有时在上述工序中进行的干蚀刻等处理导致起因于蚀刻气体等的杂质附着于或扩散到氧化物230a、氧化物230b等的表面或内部。例如，杂质是氟或氯。

为了去除上述杂质，进行洗涤。作为洗涤，可以进行使用洗涤液等的湿式清洁、使用等离子体的等离子处理以及热处理的洗涤等，也可以适当地组合上述洗涤。

湿式清洁可以使用用碳酸水或纯水稀释草酸、磷酸或氢氟酸等的水溶液而进行。或者，可以进行使用纯水或碳酸水的超声波洗涤。在本实施方式中，进行使用纯水或碳酸水的超声波洗涤。

接着，也可以进行第三加热处理。作为加热处理条件，可以利用上述第一加热处理条件。此外，有时不需要进行第三加热处理。在本实施方式中，不进行第三加热处理。

接着，在绝缘体222及氧化物230b上形成成为氧化物230c的氧化膜，对其进行加工来形成氧化物230c(参照图9A至图9C)。

可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为氧化物230c的氧化膜。

此外，也可以将成为氧化物230c的氧化膜加工为岛状，来形成氧化物230c。通过在形成绝缘体250a、绝缘体250b、导电体260_1及导电体260_2之前对成为氧化物230c的氧化膜进行加工，可以去除位于在后面的工序中形成的绝缘体250a、绝缘体250b、导电体260_1及导电体260_2之下的成为氧化物230c的氧化膜的一部分。由此，相邻的单元的成为氧化物230c的氧化膜被分离，而可以防止单元之间的泄漏电流，所以是优选的。

成为氧化物230c的氧化膜的加工可以利用干蚀刻法或湿蚀刻法。

接着，在绝缘体222及氧化物230c上依次形成绝缘膜250、绝缘膜252、导电膜260A、导电膜260B、绝缘膜270及绝缘膜271(参照图9A至图9C)。

绝缘膜250及绝缘膜252可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在此，通过在包含氧的气氛下利用溅射法形成绝缘膜252，可以对绝缘膜250添加氧。

在此，可以进行第四加热处理。作为第四加热处理，可以利用第一加热处理条件。通过第四加热处理，可以减少绝缘膜250中的水分浓度及氢浓度。注意，有时也可以不需要进行第四加热处理。

导电膜260A及导电膜260B可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。

绝缘膜270及绝缘膜271可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，绝缘膜270优选利用ALD法形成。通过利用ALD法沉积绝缘膜270，其厚度可以为0.5nm以上且10nm以下左右，优选为0.5nm以上且3nm以下左右。此外，也可以省略绝缘膜270的形成。

绝缘膜271可以被用作对导电膜260A及导电膜260B进行加工时的硬掩模。此外，绝缘膜271可以具有叠层结构。例如，可以设置氮氧化硅以及该氮氧化硅上的氮化硅。

在此，可以进行第五加热处理。该加热处理可以利用第一加热处理条件。注意，有时不需要进行第五加热处理。

接着，通过光刻法对绝缘膜271进行蚀刻，来形成绝缘体271a及绝缘体271b。接着，以绝缘体271a及绝缘体271b为硬掩模，对绝缘膜250、绝缘膜252、导电膜260A、导电膜260B及绝缘膜270进行蚀刻，来形成绝缘体250a、绝缘体252a、导电体260_1a、导电体260_1b、绝缘体270a、绝缘体250b、绝缘体252b、导电体260_2a、导电体260_2b及绝缘体270b(参照图10A至图10C)。

在此，包括绝缘体250a、绝缘体252a、导电体260_1a、导电体260_1b及绝缘体270a的结构的截面优选尽可能不成为锥形形状。同样地，包括绝缘体250b、绝缘体252b、导电体260_2a、导电体260_2b及绝缘体270b的结构的截面优选尽可能不成为锥形形状。绝缘体250a、绝缘体252a、导电体260_1a、导电体260_1b及绝缘体270a的各侧面与氧化物230的底面形成的角度优选为80度以上且100度以下。同样地，绝缘体250b、绝缘体252b、导电体260_2a、导电体260_2b及绝缘体270b的各侧面与氧化物230的底面形成的角度优选为80度以上且100度以下。由此，在后面的工序中形成绝缘体275a及绝缘体274a时，容易留下绝缘体275a及绝缘体274a。同样地，在形成绝缘体275b及绝缘体274b时，容易留下绝缘体275b及绝缘体274b。

另外，由于该蚀刻，有时氧化物230c的不与绝缘体250a及绝缘体250b重叠的区域的上部也被蚀刻。在此情况下，氧化物230c的与绝缘体250a及绝缘体250b重叠的区域的厚度比氧化物230c的不与绝缘体250a及绝缘体250b重叠的区域大。

接着，以覆盖氧化物230c、绝缘体250a、绝缘体252a、导电体260_1、绝缘体270a、绝缘体271a、绝缘体250b、绝缘体252b、导电体260_2、绝缘体270b及绝缘体271b的方式形成绝缘膜272。绝缘膜272可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。在本实施方式中，作为绝缘膜272，通过利用ALD法形成氧化铝(参照图11A至图11C)。

在此，可以利用如下方法形成区域231及接合区域232：离子注入法；不进行质量分离而添加离子化了的源气体的离子掺杂法；等离子体浸没离子注入法等。上述离子不能到达氧化物230中的与绝缘体250a及绝缘体250b重叠的区域，另一方面，上述离子能够到达氧化物230中的不与绝缘体250a及绝缘体250b重叠的区域，由此可以自对准地形成区域231及接合区域232。此外，通过经过绝缘膜272进行上述方法，可以减小在注入中氧化物230受到的损伤。

当利用离子掺杂法、等离子体浸没离子注入法进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。可以使用“离子”、“供体”、“受体”、“杂质”或“元素”等代替“掺杂剂”。

作为掺杂剂，可以使用形成氧空位的元素或者与氧空位键合的元素等。作为这种元素的典型例子，可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。

接着，形成绝缘膜275。绝缘膜275可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘膜275，通过利用CVD法形成氧化硅膜(参照图12A至图12C)。

接着，对绝缘膜275进行各向异性蚀刻处理，来将氧化物230c、绝缘膜272及绝缘膜275加工为氧化物230_1c、绝缘体272a、绝缘体275a、氧化物230_2c、绝缘体272b及绝缘体275b。绝缘体275a以与绝缘体272a接触的方式形成，绝缘体275b以与绝缘体272b接触的方式形成。作为各向异性蚀刻处理，优选进行干蚀刻。由此，可以去除在大致平行于衬底表面的区域的氧化物230c、绝缘膜272及绝缘膜275，而可以自对准地形成氧化物230_1c、氧化物230_2c、绝缘体275a及绝缘体275b(参照图13A至图13C)。

接着，形成绝缘膜274。绝缘膜274优选在包含氮和氢中的至少一种的气氛下形成。此时，以氧化物230b中的不与绝缘体250a及绝缘体250b重叠的区域为中心形成氧空位且使该氧空位和氮或氢等杂质元素键合，因此载流子密度增高。如此，可以形成低电阻化的区域231及接合区域232。尤其是，除了通过上述离子注入形成氧空位之外还能够形成绝缘膜274来在区域231中形成氧空位，所以区域231的载流子密度可以较高。作为绝缘膜274，例如可以利用CVD法沉积氮化硅、氮氧化硅。在本实施方式中，作为绝缘膜274使用氮氧化硅。在此，在氧化物230b的与绝缘体275a及绝缘体275b重叠的区域中，绝缘膜274不与氧化物230b接触，由此可以抑制因绝缘膜274的形成而产生的氧化物230b的氧空位与氮或氢等杂质元素过度键合(参照图14A至图14C)。

如上所述，在本实施方式所示的半导体装置的制造方法中，通过形成绝缘膜274，即使在其沟道长度为10nm至30nm左右的微型化晶体管中，也可以自对准地形成源区域及漏区域。因此，可以高成品率地制造微型化或高集成化的半导体装置。

接着，对绝缘膜274进行各向异性蚀刻处理，来形成绝缘体274a及绝缘体274b。作为各向异性蚀刻处理，优选进行干蚀刻。由此，可以去除在大致平行于衬底表面的部分的绝缘膜274，而可以自对准地形成绝缘体274a及绝缘体274b(参照图15A至图15C)。

接着，形成成为绝缘体276a及绝缘体276b的绝缘膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为绝缘体276a及绝缘体276b的绝缘膜。成为绝缘体276a及绝缘体276b的绝缘膜被用作电容器100a及电容器100b的电介质。因此，成为绝缘体276a及绝缘体276b的绝缘膜优选使用介电常数大的绝缘膜形成。例如，可以使用包括含有铝和铪中的一方或双方的氧化物的绝缘体。作为包括含有铝和铪中的一方或双方的氧化物的绝缘体可以使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。

此外，成为绝缘体276a及绝缘体276b的绝缘膜也可以具有包括从氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等中选择的两层以上的叠层结构。在本实施方式中，通过ALD法依次形成氧化铪、氧化铝及氧化铪。

接着，形成成为导电体130a及导电体130b的导电膜。成为导电体130a及导电体130b的导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。

接着，通过光刻法对成为导电体130a及导电体130b的导电膜的一部分进行蚀刻，来形成导电体130a及导电体130b。此外，也可以连续地对成为绝缘体276a及绝缘体276b的绝缘膜的一部分进行蚀刻，来形成绝缘体276a及绝缘体276b。此时，用于成为导电体130a及导电体130b的导电膜的一部分的蚀刻的蚀刻气体与用于成为绝缘体276a及绝缘体276b的绝缘膜的一部分的蚀刻的蚀刻气体也可以不同(参照图16A至图16C)。

接着，形成绝缘体280。绝缘体280可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，绝缘体280可以利用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtaincoater)法等形成。在本实施方式中，作为绝缘体280使用氧氮化硅。

此外,优选以具有平坦顶面的方式形成绝缘体280。例如，可以使绝缘体280在形成后就具有平坦顶面。或者，例如，在形成后，也可以从顶面去除绝缘体等以使绝缘体280的顶面平行于衬底背面等基准面，而使绝缘体280具有平坦顶面。将这种处理称为平坦化处理。作为平坦化处理，例如可以进行化学机械抛光(CMP)处理、干蚀刻处理等。在本实施方式中，作为平坦化处理进行CMP处理。注意，绝缘体280的顶面不一定必须具有平坦性。

接着，在绝缘体280中形成到达氧化物230的区域231的开口(参照图17A至图17C)。利用光刻法形成该开口。在此，以导电体240可以接触于绝缘体274a及绝缘体274b的侧面的方式形成该开口。优选在几乎不对绝缘体274a及绝缘体274b进行蚀刻的条件下形成该开口，也就是说，绝缘体280的蚀刻速率优选大于绝缘体274a及绝缘体274b的蚀刻速率。在将绝缘体274a及绝缘体274b的蚀刻速率设定为1时，将绝缘体280的蚀刻速率优选设定为5以上，更优选为10以上。通过采用这种开口条件，可以自对准地将开口配置在区域231，因此可以制造微型晶体管。在光刻工序中，可以扩大导电体260_1及导电体260_2与开口的错位的容许范围，由此可以期待成品率的提高。

在此，可以利用如下方法对区域231进行离子注入：离子注入法；不进行质量分离而添加离子化了的源气体的离子掺杂法；等离子体浸没离子注入法等。因为是绝缘体280，所以离子不能到达开口处以外的氧化物230。也就是说，可以自对准地对开口进行离子注入。通过该离子注入，可以进一步提高开口的区域231的载流子密度，由此有时可以降低导电体240与区域231的接触电阻。

当利用离子掺杂法、等离子体浸没离子注入法进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。可以使用“离子”、“供体”、“受体”、“杂质”或“元素”等代替“掺杂剂”。

作为掺杂剂，可以使用形成氧空位的元素或者与氧空位键合的元素等。作为这种元素的典型例子，可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。

接着，形成成为导电体240的导电膜。成为导电体240的导电膜优选具有包括具有抑制水或氢等杂质透过的功能的导电体的叠层结构。例如，可以采用氮化钽、氮化钛等与钨、钼、铜等的叠层结构。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体240的导电膜。

接着，通过进行CMP处理去除绝缘体280上的成为导电体240的导电膜。其结果是，只在上述开口中留下上述导电膜，由此可以形成其顶面平坦的导电体240(参照图18A至图18C)。

此外，也可以在开口的侧壁部形成氧化铝，然后形成导电体240。通过在开口的侧壁部形成氧化铝，可以抑制来自外部的氧透过，而可以防止导电体240的氧化。此外，可以防止水、氢等杂质从导电体240扩散到外部。可以在通过利用ALD法等在开口中形成氧化铝之后进行各向异性蚀刻，来形成该氧化铝。

通过上述步骤，可以制造图1A至图1C所示的包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置。

〈半导体装置的变形例子〉

在以上的说明中，作为结构例子举出包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置，但是根据本实施方式的半导体装置不局限于该例子。例如，也可以采用如图20所示那样单元600和具有与单元600相同结构的单元601通过电容部彼此连接的结构。此外，在本说明书中，将包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置称为单元。关于晶体管200a、晶体管200b、电容器100a及电容器100b的结构，可以参照上述晶体管200a、晶体管200b、电容器100a及电容器100b的记载。

图20是包括晶体管200a、晶体管200b、电容器100a及电容器100b的单元600和具有与单元600相同结构的单元601通过电容部连接的情况的截面图。

如图20所示，被用作单元600所包括的电容器100b的另一个电极的导电体130b还被用作单元601所包括的电容器的另一个电极。此外，虽然未图示，但是被用作单元600所包括的电容器100a的另一个电极的导电体130a还被用作在单元600左侧邻接的单元的电容器的另一个电极。单元601右侧的单元也具有同样的结构。由此，可以形成单元阵列。通过采用上述单元阵列的结构，可以减小相邻单元的间隔，由此可以减小单元阵列的投影面积，而可以实现高集成化。

如上所述，通过以具有本实施方式所示的结构的方式形成晶体管200a、晶体管200b、电容器100a及电容器100b，可以减小单元的面积，而可以实现半导体装置的微型化或高集成化。

[单元阵列的结构]

图21示出本实施方式的单元阵列的一个例子。例如，通过将各自具有图20所示的结构的单元配置为矩阵状，可以形成单元阵列。

图21是示出将图20所示的单元的结构配置为矩阵状的一个方式的电路图。在图21所示的单元阵列中，布线BL在行方向上延伸，布线WL在列方向上延伸。

如图21所示，包括在单元中的晶体管200a及晶体管200b各自的源极和漏极中的一个与共通的布线BL(BL01、BL02、BL03)电连接。此外，该布线BL还与在行方向上配置的单元600及单元601各自所包括的晶体管200a及晶体管200b各自的源极和漏极中的一个电连接。包括在单元600的晶体管200a的第一栅极和晶体管200b的第一栅极与不同的布线WL(WL01至WL06)电连接。此外，这些布线WL分别与在列方向上配置的单元600所包括的晶体管200a的第一栅极和晶体管200b的第一栅极电连接。

例如，如图21的与BL02、WL03、WL04连接的单元600所示，导电体240与BL02电连接，导电体260_1与WL03电连接，导电体260_2与WL04电连接。

此外，在各单元600及单元601所包括的晶体管200a及晶体管200b也可以设置有第二栅极BG。通过利用施加到BG的电位，可以控制晶体管的阈值电压。该BG与晶体管400连接，并且，施加到BG的电位可以由晶体管400控制。此外，单元600所包括的电容器100a的导电体130a及电容器100b的导电体130b分别与不同的布线PL电连接。

此外，图22是示出图21所示的电路图的布线WL及氧化物230的布局的示意图。如图22所示，通过将氧化物230及布线WL配置为矩阵状，可以形成图21所示的电路图的半导体装置。在此，优选将布线BL设置在与布线WL及氧化物230不同的层中。

虽然在图22中以氧化物230的长边与布线WL的延伸方向大致正交的方式设置氧化物230及布线WL，但是本发明不局限于此。例如，如图23所示，氧化物230的长边不与布线WL的延伸方向正交，氧化物230的长边也可以倾斜于布线WL的延伸方向上。例如，可以以氧化物230的长边与布线WL形成的角度为20°以上且70°以下，优选为30°以上且60°以下的方式设置氧化物230及布线WL。

通过以倾斜于布线WL的延伸方向的方式配置氧化物230，可以减小单元阵列的占有面积。

此外，可以使用层叠的单元阵列代替上述单层的单元阵列。图24示出层叠有n+1层的单元阵列的结构的截面图。如图24所示，通过层叠多个单元阵列，可以集成地配置单元而无需增大单元阵列的占有面积。也就是说，可以形成3D单元阵列。

如上所述，根据本发明的一个实施方式，可以提供一种能够实现微型化或高集成化的半导体装置。另外，根据本发明的一个实施方式，可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个实施方式，可以提供一种关态电流小的半导体装置。另外，根据本发明的一个实施方式，可以提供一种通态电流大的晶体管。另外，根据本发明的一个实施方式，可以提供一种可靠性高的半导体装置。另外，根据本发明的一个实施方式，可以提供一种功耗低的半导体装置。另外，根据本发明的一个实施方式，可以提供一种可以以高生产率制造的半导体装置。

以上，本实施方式所示的结构、方法等可以适当地与其他实施方式所示的结构、方法等组合。

(实施方式2)

在本实施方式中，参照图25A和图25B说明半导体装置的一个方式。

[存储装置1]

图25A所示的存储装置包括晶体管200a、电容器100a、晶体管200b、电容器100b及晶体管300。图25A是晶体管200a、晶体管200b及晶体管300的沟道长度方向上的截面图。图25B是沿着图25A中的点划线W1-W2的部分的截面图。因此，图25B是晶体管300及其附近的沟道宽度方向上的截面图。

晶体管200a及晶体管200b是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200a及晶体管200b的关态电流小，所以通过将晶体管200a及晶体管200b用于存储装置，可以长期保持存储数据。换言之，因为不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。

在图25A所示的存储装置中，布线3001与晶体管300的源极和漏极中的一个电连接。布线3002与晶体管300的源极和漏极中的另一个电连接。布线3007与晶体管300的栅极电连接。此外，布线3003与晶体管200a的源极和漏极中的一个以及晶体管200b的源极和漏极中的一个电连接。布线3004a与晶体管200a的第一栅极电连接，布线3004b与晶体管200b的第一栅极电连接，布线3006a与晶体管200a的第二栅极电连接，布线3006b与晶体管200b的第二栅极电连接。此外，布线3005a与电容器100a的一个电极电连接，布线3005b与电容器100b的一个电极电连接。

可以将图25A所示的半导体装置用于如后述的DOSRAM那样的包括氧化物晶体管的存储装置。由于晶体管200a及晶体管200b的关态电流小而能够保持源极和漏极中的另一个(也可以说是电容器100a及电容器100b的另一个电极)的电位，由此能够进行数据的写入、保持及读出。

〈存储装置1的结构〉

如图25A所示，本发明的一个实施方式的半导体装置包括晶体管300、晶体管200a、晶体管200b、电容器100a及电容器100b。晶体管200a及晶体管200b设置在晶体管300上方，并且，晶体管200a、晶体管200b、电容器100a及电容器100b配置在相同的层中。此外，关于晶体管200a、晶体管200b、电容器100a及电容器100b的结构，可以参照上述实施方式。

晶体管300设置在衬底311上，并包括导电体316、绝缘体315、衬底311的一部分的半导体区域313、以及被用作源区域及漏区域的低电阻区域314a及314b。

如图25B所示，晶体管300的半导体区域313的顶面及沟道宽度方向上的侧面隔着绝缘体315被导电体316覆盖。通过采用FIN型晶体管300，有效沟道宽度得到增大，从而能够提高晶体管300的通态特性。另外，由于可以增大栅电极的电场的影响，所以能够提高晶体管300的关态特性。

晶体管300可以为p沟道型晶体管或n沟道型晶体管。

半导体区域313的形成沟道的区域、其附近的区域、被用作源区域及漏区域的低电阻区域314a及314b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以包含包括锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、镓铝砷(GaAlAs)等的材料。可以包含对晶格施加应力改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的高电子迁移率晶体管(high electron mobility transistor：HEMT)。

低电阻区域314a及314b除了包含用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。

被用作栅电极的导电体316可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料形成。

另外，通过用于导电体的材料决定功函数，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等。此外，为了确保导电体的导电性和嵌入性，作为导电体优选使用钨、铝等金属材料的叠层。尤其是，在耐热性方面上优选使用钨。

注意，图25A所示的晶体管300的结构只是一个例子，晶体管300的结构不局限于图示的结构，根据电路结构或驱动方法可以使用适当的晶体管。

以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。

绝缘体320、绝缘体322、绝缘体324及绝缘体326例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝或氮化铝等形成。

绝缘体322也可以被用作去除因设置在绝缘体322下方的晶体管300等而产生的台阶的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。

绝缘体324优选使用能够防止氢及杂质从衬底311或晶体管300等扩散到设置有晶体管200a及晶体管200b的区域中的具有阻挡性的膜形成。

作为对氢具有阻挡性的膜的例子，可以举出通过CVD法形成的氮化硅。有时氢扩散到晶体管200a及晶体管200b等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管200a及晶体管200b与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是氢的脱离量少的膜。

氢的脱离量例如可以利用热脱附谱分析法(TDS)测量。例如，在膜表面温度为50℃至500℃的范围内，TDS分析中的换算为绝缘体324的每单位面积的氢分子的绝缘体324的氢脱离量为2×10¹⁵molecules/cm²以下，优选为1×10¹⁵molecules/cm²以下，更优选为5×10¹⁴molecules/cm²以下。

注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。当将介电常数低的材料用于层间膜时，可以减少布线之间的寄生电容。

在绝缘体320、绝缘体322、绝缘体324及绝缘体326中设置有与晶体管300电连接的导电体328、导电体330等。另外，导电体328及导电体330各自被用作插头或布线。有时由同一附图标记表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。也就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。

作为各插头及布线(例如，导电体328及导电体330)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层结构或叠层结构。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。

也可以在绝缘体326及导电体330上设置布线层。例如，在图25A中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356被用作插头或布线。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。

另外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体形成。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以由阻挡层从晶体管200a及晶体管200b分离晶体管300，从而可以抑制氢从晶体管300扩散到晶体管200a及晶体管200b中。

注意，作为对氢具有阻挡性的导电体，例如可以使用氮化钽等。通过层叠氮化钽和导电性高的钨，可以在保持作为布线的导电性的状态下抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。

虽然在上文中说明了包括导电体356的布线层，但是本实施方式的存储装置不局限于此。存储装置既可以具有与包括导电体356的布线层同样的三个以下的布线层，又可以具有与包括导电体356的布线层同样的五个以上的布线层。

此外，可以在绝缘体354及导电体356上设置布线层。例如，在图25A中依次层叠有包括绝缘体360、绝缘体362和导电体366的布线层以及包括绝缘体372、绝缘体374和导电体376的布线层。此外，也可以在包括绝缘体360、绝缘体362和导电体366的布线层与包括绝缘体372、绝缘体374和导电体376的布线层之间包括多个布线层。注意，导电体366及导电体376被用作插头或布线。此外，绝缘体360至绝缘体374可以使用与上述绝缘体同样的材料形成。

在绝缘体374上，依次层叠有绝缘体210及绝缘体212。作为绝缘体210及绝缘体212中的任何一个，优选使用对氧或氢具有阻挡性的物质。

绝缘体210例如优选使用防止氢及杂质从衬底311或形成有晶体管300的区域等扩散到形成有晶体管200a及晶体管200b的区域中的具有阻挡性的膜形成。因此，绝缘体210可以使用与绝缘体324同样的材料形成。

作为对氢具有阻挡性的膜的例子，可以举出通过CVD法沉积的氮化硅。有时氢扩散到晶体管200a及晶体管200b等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管200a及晶体管200b与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是氢的脱离量少的膜。

例如，作为用于绝缘体210的对氢具有阻挡性的膜，优选使用氧化铝、氧化铪、氧化钽等金属氧化物。

尤其是，氧化铝具有防止氧及导致晶体管的电特性变动的氢、水分等杂质的透过的高阻挡效果。因此，在晶体管的制造工序中及制造工序之后，使用氧化铝而可以防止氢、水分等杂质混入晶体管200a及晶体管200b中。另外，可以抑制氧从晶体管200a及晶体管200b中的氧化物释放。因此，氧化铝适合用作晶体管200a及晶体管200b的保护膜。

例如绝缘体212可以使用与绝缘体320同样的材料形成。当将介电常数相对低的材料用于层间膜时，可以减少布线之间的寄生电容。例如，作为绝缘体212，可以使用氧化硅膜或氧氮化硅膜。

在绝缘体210、212、214及216中设置有导电体218及包括在晶体管200a及晶体管200b中的导电体等。此外，导电体218被用作与晶体管200a及晶体管200b或者晶体管300电连接的插头或布线。导电体218可以使用与导电体328及导电体330同样的材料形成。

尤其是，导电体218的与绝缘体210及214接触的一部分优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300、晶体管200a及晶体管200b完全分离。其结果是，可以抑制氢从晶体管300扩散到晶体管200a及晶体管200b中。

在绝缘体212上设置有晶体管200a、晶体管200b、电容器100a及电容器100b。作为晶体管200a、晶体管200b、电容器100a及电容器100b的结构，可以使用上述实施方式所说明的晶体管200a、晶体管200b、电容器100a及电容器100b的结构。注意，图25A所示的晶体管200a、晶体管200b、电容器100a及电容器100b的结构只是一个例子而不局限于图示的结构，可以根据电路结构或驱动方法使用适当的晶体管。

另外，通过将导电体240以与导电体218接触的方式设置，可以将与晶体管300连接的导电体253抽到晶体管200a及晶体管200b的顶面方向上。在图25A中，将布线3002抽到晶体管200a及晶体管200b的顶面方向上，但是本发明的一个实施方式不局限于此。另外，也可以将布线3001或布线3007等抽到晶体管200a及晶体管200b的顶面方向上。

以上是对结构例子的说明。通过采用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动且提高可靠性。可以提供一种通态电流大的包含氧化物半导体的晶体管。可以提供一种关态电流小的包含氧化物半导体的晶体管。可以提供一种低功耗的半导体装置。

〈存储装置2〉

图26A至图26C所示的半导体装置是包括晶体管400、晶体管200a、晶体管200b、电容器100a及电容器100b的存储装置。下面，参照图26A至图26C说明存储装置的一个方式。

图26A是示出本实施方式所示的半导体装置中的晶体管400、晶体管200a、晶体管200b、电容器100a及电容器100b的连接关系的一个例子的电路图。此外，图26B示出包括对应图26A所示的布线1003至布线1010的半导体装置的截面图。此外，图26C示出沿着图26B中的点划线W3-W4的部分的截面图。图26C是晶体管400的沟道形成区域中的沟道宽度方向上的截面图。

如图26A至图26C所示，晶体管200a的栅极与布线1004a电连接，晶体管200a的源极和漏极中的一个与布线1003电连接。此外，晶体管200a的源极和漏极中的另一个被用作电容器100a的一个电极。电容器100a的另一个电极与布线1005a电连接。晶体管200b的栅极与布线1004b电连接，晶体管200b的源极和漏极中的一个与布线1003电连接。此外，晶体管200b的源极和漏极中的另一个被用作电容器100b的一个电极。电容器100b的另一个电极与布线1005b电连接。晶体管400的漏极与布线1010电连接。如图26B所示，晶体管200a的第二栅极与晶体管400的源极、第一栅极及第二栅极通过布线1006a、布线1006b、布线1007、布线1008及布线1009电连接。

通过向布线1004a供应电位，可以控制晶体管200a的开启状态、关闭状态。通过使晶体管200a成为开启状态并向布线1003供应电位，可以将电荷通过晶体管200a供应到电容器100a。此时，通过使晶体管200a成为关闭状态，可以保持供应到电容器100a的电荷。此外，通过向布线1005a供应任意的电位，可以利用电容耦合控制晶体管200a与电容器100a的连接部分的电位。例如，当向布线1005a供应接地电位时，容易保持上述电荷。

同样地，通过向布线1004b供应电位，可以控制晶体管200b的开启/关闭状态。通过使晶体管200b成为开启状态并向布线1003供应电位，可以将电荷通过晶体管200b供应到电容器100b。此时，通过使晶体管200b成为关闭状态，可以保持供应到电容器100b的电荷。通过向布线1005b供应任意的电位，可以利用电容耦合控制晶体管200b与电容器100b的连接部分的电位。例如，当向布线1005b供应接地电位时，容易保持上述电荷。另外，当向布线1010供应负电位时，可以通过晶体管400向晶体管200a及晶体管200b的各第二栅极供应负电位，使晶体管200a及晶体管200b的阈值电压大于0V，减少关态电流，使第一栅极电压为0V时的漏极电流极小。

通过采用使晶体管400的第一栅极及第二栅极与源极进行二极管连接且使晶体管400的源极与晶体管200a及晶体管200b的各第二栅极连接的结构，可以由布线1010控制晶体管200a及晶体管200b的第二栅极电压。当在该结构中保持晶体管200a及晶体管200b的各第二栅极的负电位时，晶体管400的第一栅极与源极之间的电压以及第二栅极与源极之间的电压为0V。在晶体管400中，第一栅极电压为0V时的漏极电流极小，阈值电压大于晶体管200a及晶体管200b的阈值电压，因此，通过采用该结构，即使没有向晶体管400供电也可以长时间保持晶体管200a及晶体管200b的各第二栅极的负电位。

再者，通过保持晶体管200a及晶体管200b的各第二栅极的负电位，即使向晶体管200a及晶体管200b不供电也可以使晶体管200a及晶体管200b的各第一栅极电压为0V时的漏极电流极小。也就是说，即使向晶体管200a、晶体管200b及晶体管400不供电也可以在电容器100a及电容器100b中长时间保持电荷。例如，通过将这种半导体装置用作存储元件，可以在没有供电的状态下进行长时间的数据保持。由此，可以提供一种刷新工作的频率低或者不需要刷新工作的存储装置。

注意，晶体管200a、晶体管200b、晶体管400、电容器100a及电容器100b的连接关系不局限于图26A和图26B所示的连接关系。可以根据所需要的电路结构适当地改变连接关系。

〈存储装置2的结构〉

图26B是包括电容器100a、电容器100b、晶体管200a、晶体管200b及晶体管400的存储装置的截面图。注意，在图26A至图26C所示的半导体装置中，对具有与上述实施方式及〈存储装置1的结构〉所示的半导体装置及存储装置的构成要素相同的功能的构成要素附加相同附图标记。

如图26A至图26C所示，本发明的一个实施方式的存储装置包括晶体管400、晶体管200a、晶体管200b、电容器100a及电容器100b。晶体管400、晶体管200a、晶体管200b、电容器100a及电容器100b配置在相同的层中。

注意，作为晶体管200a、晶体管200b、电容器100a及电容器100b，可以使用上述实施方式及图1A至图1C所说明的半导体装置所包括的电容器及晶体管。注意，图26A至图26C所示的电容器100a、电容器100b、晶体管200a、晶体管200b及晶体管400的结构只是一个例子而不局限于图示的结构，可以根据电路结构或驱动方法使用适当的晶体管。

晶体管400形成在与晶体管200相同的层中，由此可以同时制造它们。晶体管400包括：被用作第一栅电极的导电体460(导电体460a及导电体460b)；被用作第二栅电极的导电体405(导电体405a及导电体405b)；与导电体460接触的绝缘体470及绝缘体472；绝缘体470上的绝缘体471；隔着绝缘体472设置在导电体460的侧面的绝缘体475；与绝缘体475接触的绝缘体474；被用作栅极绝缘层的绝缘体220、绝缘体222、绝缘体424(绝缘体424a及绝缘体424b)、绝缘体450及绝缘体452；包括形成沟道的区域的氧化物430c；被用作源极和漏极中的一个的氧化物431a及氧化物431b；以及被用作源极和漏极中的另一个的氧化物432a及氧化物432b。此外，被用作第二栅电极的导电体405(导电体405a及导电体405b)与被用作布线的导电体403电连接。

在晶体管400中，导电体405位于与导电体205相同的层。绝缘体424位于与绝缘体224相同的层。氧化物431a及氧化物432a位于与氧化物230a相同的层，氧化物431b及氧化物432b位于与氧化物230b相同的层。氧化物430c位于与氧化物230_1c及氧化物230_2c相同的层。绝缘体450位于与绝缘体250a及绝缘体250b相同的层。绝缘体452位于与绝缘体252a及绝缘体252b相同的层。导电体460(导电体460a及导电体460b)位于与导电体260_1(导电体260_1a及导电体260_1b)相同的层。此外，绝缘体470位于与绝缘体270a及绝缘体270b相同的层。此外，绝缘体472位于与绝缘体272a及绝缘体272b相同的层。绝缘体474位于与绝缘体274a及绝缘体274b相同的层。绝缘体475位于与绝缘体275a及绝缘体275b相同的层。

与氧化物230等同样，在被用作晶体管400的活性层的氧化物430c中，减少了氧空位和氢或水等杂质。因此，可以使晶体管400的阈值电压大于0V，减少关态电流，使第二栅极电压及第一栅极电压为0V时的漏极电流非常小。

通过采用本结构，在包括含有氧化物半导体的晶体管的半导体装置中，可以抑制电特性的变动并提高可靠性。在使用含有氧化物半导体的晶体管的半导体装置中可以降低功耗。此外，在使用含有氧化物半导体的晶体管的半导体装置中，可以实现微型化或高集成化。此外，可以高生产率地提供一种微型化或高集成化的半导体装置。

以上，本实施方式所示的结构、方法等可以适当地与其他实施方式所示的结构、方法等组合。

(实施方式3)

在本实施方式中，参照图27及图28A和图28B，作为本发明的一个实施方式的包括将氧化物用于半导体的晶体管(以下称为OS晶体管)及电容器的存储装置的一个例子，对DOSRAM(注册商标)进行说明。“DOSRAM”是“dynamic oxide semiconductor RAM”的简称，指具有一个晶体管(1T)以及一个电容器(1C)的RAM。

将存储单元中使用OS晶体管的存储装置(以下称为“OS存储器”)用于DOSRAM。OS存储器是至少包括电容器和控制该电容器的充放电的OS晶体管的存储器。OS晶体管的关态电流极小，因此OS存储器具有优良的保持特性，因此可以被用作非易失性存储器。

《DOSRAM1400》

图27示出DOSRAM的结构例子。如图27所示，DOSRAM1400包括控制器1405、行电路1410、列电路1415、存储单元以及读出放大器阵列1420(以下称为MC-SA阵列1420)。

行电路1410包括解码器1411、字线驱动器电路1412、列选择器1413、读出放大器驱动电路1414。列电路1415包括全局读出放大器阵列1416、输入/输出电路1417。全局读出放大器阵列1416包括多个全局读出放大器1447。MC-SA阵列1420包括存储单元阵列1422、读出放大器阵列1423、全局位线GBLL、GBLR。

(MC-SA阵列1420)

MC-SA阵列1420具有存储单元阵列1422层叠于读出放大器阵列1423上的叠层结构。全局位线GBLL、GBLR层叠于存储单元阵列1422上。DOSRAM1400采用分层位线结构，其中位线被分层为局部位线和全局位线。

存储单元阵列1422包括N个局部存储单元阵列1425<0>至1425<N-1>，其中N为2以上的整数。图28A示出局部存储单元阵列1425的结构例子。局部存储单元阵列1425包括多个存储单元1445、多个字线WL、多个位线BLL、BLR。在图28A的例子中，局部存储单元阵列1425具有开位线型结构，但是也可以具有折叠位线型结构。

图28B示出与相同的位线BLL(BLR)连接的成对的存储单元1445a及存储单元1445b的电路结构例子。存储单元1445a包括晶体管MW1a、电容器CS1a、端子B1a、B2a。存储单元1445a与字线WLa、位线BLL(BLR)连接。存储单元1445b包括晶体管MW1b、电容器CS1b、端子B1b、B2b。存储单元1445b与字线WLb、位线BLL(BLR)连接。注意，在将上述说明用于存储单元1445a或存储单元1445b的情况下，有时不使用“a”或“b”而对存储单元1445及其构成要素进行说明。

晶体管MW1a具有控制电容器CS1a的充放电的功能，晶体管MW1b具有控制电容器CS1b的充放电的功能。晶体管MW1a的栅极电连接于字线WLa，晶体管MW1a的第一端子电连接于位线BLL(BLR)，晶体管MW1a的第二端子电连接于电容器CS1a的第一端子。晶体管MW1b的栅极电连接于字线WLb，晶体管MW1b的第一端子电连接于位线BLL(BLR)，晶体管MW1b的第二端子电连接于电容器CS1b的第一端子。

晶体管MW1具有控制电容器CS1的充放电的功能。电容器CS1的第二端子电连接于端子B2。端子B2被输入恒电压(例如，低电源电压)。

当将上述实施方式中的任意实施方式所示的半导体装置用于存储单元1445a、1445b时，作为晶体管MW1a可以使用晶体管200a，作为晶体管MW1b可以使用晶体管200b，作为电容器CS1a可以使用电容器100a，作为电容器CS1b可以使用电容器100b。此时，可以缩小由一个晶体管和一个电容器构成的各组的俯视时的占有面积，因此可以实现本实施方式的存储装置的高集成化。因此，可以增加本实施方式的存储装置的每单位面积的存储容量。

晶体管MW1包括背栅极，背栅极电连接于端子B1。因此，可以根据施加到端子B1的电压改变晶体管MW1的阈值电压。例如，端子B1被施加固定电压(例如，负的恒电压)，或者，施加到端子B1的电压也可以根据DOSRAM1400的工作而改变。

晶体管MW1的背栅极也可以电连接于晶体管MW1的栅极、第一端子或者第二端子。晶体管MW1不一定需要包括背栅极。

读出放大器阵列1423包括N个局部读出放大器阵列1426<0>至1426<N-1>。局部读出放大器阵列1426包括一个开关阵列1444和多个读出放大器1446。读出放大器1446电连接于位线对。读出放大器1446具有对相应的位线对进行预充电的功能、放大位线对的电压差的功能、保持该电压差的功能。开关阵列1444具有选择位线对，并使选择的位线对和全局位线对电连接的功能。

在此，将被读出放大器同时比较的两个位线统称为位线对，并将被全局读出放大器同时比较的两个全局位线统称为全局位线对。可以将位线对称为一对位线，将全局位线对称为一对全局位线。在此，位线BLL和位线BLR形成1组位线对，全局位线GBLL和全局位线GBLR形成1组全局位线对。在下面的说明中，也使用“位线对(BLL、BLR)”、“全局位线对(GBLL、GBLR)”的表现。

(控制器1405)

控制器1405具有控制DOSRAM1400的全部工作的功能。控制器1405具有：对从外部输入的指令信号进行逻辑运算并决定工作模式的功能；生成行电路1410和列电路1415的控制信号以使决定的工作模式执行的功能；保持从外部输入的地址信号的功能；以及生成内部地址信号的功能。

(行电路1410)

行电路1410具有驱动MC-SA阵列1420的功能。解码器1411具有对地址信号进行解码的功能。字线驱动器电路1412生成选择访问对象行的字线WL的选择信号。

列选择器1413、读出放大器驱动电路1414是用于驱动读出放大器阵列1423的电路。列选择器1413具有生成选择访问对象列的位线的选择信号的功能。通过利用来自列选择器1413的选择信号，控制各局部读出放大器阵列1426的开关阵列1444。通过利用来自读出放大器驱动电路1414的控制信号，多个局部读出放大器阵列1426被独立地驱动。

(列电路1415)

列电路1415具有控制数据信号WDA[31:0]的输入的功能以及控制数据信号RDA[31:0]的输出的功能。数据信号WDA[31:0]是写入数据信号，数据信号RDA[31:0]是读出数据信号。

全局读出放大器1447电连接于全局位线对(GBLL、GBLR)。全局读出放大器1447具有放大全局位线对(GBLL、GBLR)的电压差的功能以及保持该电压差的功能。对全局位线对(GBLL、GBLR)的数据的写入以及读出由输入/输出电路1417执行。

对DOSRAM1400的写入工作的概要进行说明。通过输入/输出电路1417，数据被写入全局位线对。全局位线对的数据由全局读出放大器阵列1416保持。通过地址信号所指定的局部读出放大器阵列1426的开关阵列1444，全局位线对的数据被写入对象列的位线对。局部读出放大器阵列1426放大被写入的数据，然后保持被放大的数据。在被指定的局部存储单元阵列1425中，由行电路1410选择对象行的字线WL，对选择行的存储单元1445写入保持在局部读出放大器阵列1426的数据。

对DOSRAM1400的读出工作的概要进行说明。由地址信号指定局部存储单元阵列1425的1行。在被指定的局部存储单元阵列1425中，对象行的字线WL被选择，存储单元1445的数据被写入位线。局部读出放大器阵列1426检测出各列的位线对的电压差作为数据，并保持该数据。开关阵列1444将地址信号所指定的列的数据写入全局位线对，该数据从局部读出放大器阵列1426所保持的数据选择。全局读出放大器阵列1416决定并保持全局位线对的数据。将全局读出放大器阵列1416所保持的数据输出到输入/输出电路1417。由此，读出工作完成。

由于通过电容器CS1的充放电来改写数据，所以理论上对DOSRAM1400的改写次数没有限制，而且可以以低能量消耗进行数据的写入以及读出。由于存储单元1445的电路结构简单，所以可以容易实现大存储容量。

晶体管MW1是OS晶体管。因为OS晶体管的关态电流极小，所以可以抑制电容器CS1的电荷泄漏。因此，DOSRAM1400的保持时间比DRAM长很多。由此可以减少刷新频率，而可以降低刷新工作所需要的功耗。因此，DOSRAM1400适合用于以高频度改写大容量数据的存储装置，例如用于图像处理的帧存储器。

由于MC-SA阵列1420具有叠层结构，所以可以将位线长度减短为与局部读出放大器阵列1426的长度相同程度。通过减短位线，位线电容减小，由此可以降低存储单元1445的保持电容。另外，通过在局部读出放大器阵列1426设置开关阵列1444，可以减少长位线的个数。综上理由可以降低DOSRAM1400的访问时驱动的负载，而可以降低功耗。

本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。

(实施方式4)

本发明的一个实施方式的半导体装置是一种在沟道形成区域中包含氧化物的半导体装置。该半导体装置包括第一晶体管、第二晶体管、第一电容器、第二电容器以及布线。第一晶体管包括第一导电体、第一导电体上的第一绝缘体、第一绝缘体上的第一氧化物、第一氧化物上的第二氧化物、第二氧化物上的第二绝缘体、第二绝缘体上的第二导电体、第二导电体上的第三绝缘体、与第二绝缘体、第二导电体及第三绝缘体接触的第四绝缘体、以及与第四绝缘体接触的第五绝缘体。在第一氧化物及第一绝缘体中设置有与第一导电体的一部分重叠的第一开口，第二氧化物通过第一开口与第一导电体电连接。第二晶体管包括第三导电体、第三导电体上的第一绝缘体、第一绝缘体上的第一氧化物、第一氧化物上的第二氧化物、第二氧化物上的第六绝缘体、第六绝缘体上的第四导电体、第四导电体上的第七绝缘体、与第六绝缘体、第四导电体及第七绝缘体接触的第八绝缘体、以及与第八绝缘体接触的第九绝缘体。

在第一氧化物及第一绝缘体中设置有与第三导电体的一部分重叠的第二开口。第二氧化物通过第二开口与第三导电体电连接。第一电容器包括第二氧化物、与第二氧化物的沟道长度方向上的一个侧面及第二氧化物的顶面的一部分接触的第十绝缘体、以及与第十绝缘体接触的第五导电体。第二电容器包括第二氧化物、与第二氧化物的沟道长度方向上的一个侧面及第二氧化物的顶面的一部分接触的第十一绝缘体、以及与第十一绝缘体接触的第六导电体。

第二氧化物包括与第二绝缘体及第六绝缘体重叠的第一区域、与第四绝缘体及第八绝缘体重叠的第二区域、以及与第二区域接触的第三区域。布线与第五绝缘体及第九绝缘体接触且与第三区域电连接。

根据本发明的一个实施方式，多个晶体管、多个电容器和布线的连接具有上述结构，可以提供能够实现微型化或高集成化的半导体装置。

将参照附图说明详细内容。

<半导体装置的结构例子>

下面，对本发明的一个实施方式的包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置的一个例子进行说明。

图29A是包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置的俯视图。此外，图29B是沿着图29A中的点划线A1-A2的部分的截面图，并相当于晶体管200a及晶体管200b的沟道长度方向上的截面图。图29C是沿着图29A中的点划线A3-A4的部分的截面图，并相当于晶体管200a的沟道宽度方向上的截面图。此外，图29D是沿着图29A中的点划线A5-A6的部分的截面图。为了明确起见，在图29A的俯视图中省略部分构成要素的记载。在图30A至图30D中，图29A至图29D中的构成要素附有符号。

如图30A至图30D所示，本发明的一个实施方式的半导体装置包括晶体管200a、晶体管200b、电容器100a、电容器100b、被用作层间膜的绝缘体201、绝缘体210、绝缘体212及绝缘体280。此外，上述半导体装置还包括与晶体管200a电连接的被用作布线的导电体204_1、导电体203_1、与晶体管200b电连接的被用作布线的导电体204_2、导电体203_2以及被用作插头的导电体240。

注意，导电体204_1及导电体203_1以嵌入在绝缘体212中的方式形成。在此，导电体204_1的顶面的高度及导电体203_1的顶面的高度与绝缘体212的顶面的高度可以大致相同。注意，示出具有单层的导电体204_1及导电体203_1，但是本发明不局限于此。例如，导电体204_1及导电体203_1也可以具有两层以上的多层膜结构。

与导电体204_1及导电体203_1同样，导电体204_2及导电体203_2也以嵌入在绝缘体212中的方式形成。在此，导电体204_2的顶面的高度及导电体203_2的顶面的高度与绝缘体212的顶面的高度可以大致相同。注意，示出具有单层的导电体204_2及导电体203_2，但是本发明不局限于此。例如，导电体204_2及导电体203_2也可以具有两层以上的多层膜结构。

[晶体管200a及晶体管200b]

如图30A至图30D所示，晶体管200a包括：配置在衬底(未图示)上的绝缘体214及绝缘体216；以嵌入在绝缘体214及绝缘体216中的方式配置的导电体206_1及导电体205_1；配置在导电体206_1、导电体205_1及绝缘体216上的绝缘体220；配置在绝缘体220上的绝缘体222；配置在绝缘体222上的绝缘体224；配置在绝缘体224上的氧化物530(氧化物530a、氧化物530b及氧化物530c)；配置在氧化物530上的氧化物530_d1；配置在氧化物530_d1上的绝缘体250a；配置在绝缘体250a上的绝缘体252a；配置在绝缘体252a上的导电体260_1；配置在导电体260_1上的绝缘体270a；配置在绝缘体270a上的绝缘体271a；以至少与氧化物530_d1的顶面、绝缘体250a的侧面、绝缘体252a的侧面、导电体260_1的侧面及绝缘体270a的侧面接触的方式配置的绝缘体272a；以至少与绝缘体272a接触的方式配置的绝缘体275a；以及以至少与氧化物530的顶面及绝缘体275a的侧面接触的方式配置的绝缘体274a。

此外，如图30A至图30D所示，晶体管200b包括：配置在衬底(未图示)上的绝缘体214及绝缘体216；以嵌入在绝缘体214及绝缘体216中的方式配置的导电体206_2及导电体205_2；配置在导电体206_2、导电体205_2及绝缘体216上的绝缘体220；配置在绝缘体220上的绝缘体222；配置在绝缘体222上的绝缘体224；配置在绝缘体224上的氧化物530(氧化物530a、氧化物530b及氧化物530c)；配置在氧化物530上的氧化物530_d2；配置在氧化物530_d2上的绝缘体250b；配置在绝缘体250b上的绝缘体252b；配置在绝缘体252b上的导电体260_2；配置在导电体260_2上的绝缘体270b；配置在绝缘体270b上的绝缘体271b；以至少与氧化物530_d2的顶面、绝缘体250b的侧面、绝缘体252b的侧面、导电体260_2的侧面及绝缘体270b的侧面接触的方式配置的绝缘体272b；以至少与绝缘体272b接触的方式配置的绝缘体275b；以及以至少与氧化物530的顶面及绝缘体275b的侧面接触的方式配置的绝缘体274b。

注意，在晶体管200a及晶体管200b中，有时将氧化物530a、氧化物530b和氧化物530c总称为氧化物530。此外，晶体管200a及晶体管200b各自具有层叠有氧化物530a、氧化物530b和氧化物530c的结构，但是本发明不局限于该结构。例如，也可以采用只设置有氧化物530b及氧化物530c的结构。此外，例如也可以采用两层结构或四层以上的叠层结构。

注意，如上所述，晶体管200a与晶体管200b具有同样的结构。因此，下面，在没有特别说明的情况下，关于晶体管200b的结构，可以参照晶体管200a的说明。因此，晶体管200a的导电体206_1、导电体205_1、氧化物530_d1、绝缘体250a、绝缘体252a、导电体260_1、绝缘体270a、绝缘体271a、绝缘体272a、绝缘体275a及绝缘体274a分别对应于晶体管200b的导电体206_2、导电体205_2、氧化物530_d2、绝缘体250b、绝缘体252b、导电体260_2、绝缘体270b、绝缘体271b、绝缘体272b、绝缘体275b及绝缘体274b。

这里，图33示出包括图30B中的晶体管200a的沟道以及沟道附近的区域的放大图。

如图33所示，氧化物530包括被用作晶体管200a的沟道形成区域的区域234、被用作源区域或漏区域的区域231(区域231a或区域231b)、以及区域234与区域231之间的接合区域232(接合区域232a或接合区域232b)。

注意，在本说明书等中，有时将区域234称为第一区域。此外，有时将接合区域232称为第二区域。此外，有时将区域231称为第三区域。

被用作源区域或漏区域的区域231具有高载流子密度及低电阻。被用作沟道形成区域的区域234具有比被用作源区域或漏区域的区域231低的载流子密度。接合区域232具有比被用作源区域或漏区域的区域231低且比被用作沟道形成区域的区域234高的载流子密度。就是说，接合区域232被用作沟道形成区域与源区域或漏区域之间的接合区域。

接合区域232防止高电阻区域形成在被用作源区域或漏区域的区域231与被用作沟道形成区域的区域234之间，而可以增大晶体管的通态电流。

接合区域232有时具有与被用作栅电极的导电体260_1重叠的重叠区域(也称为Lov区域)的功能。

另外，区域231优选与绝缘体274a接触。优选的是，区域231中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比接合区域232及区域234大。

接合区域232具有与绝缘体272a重叠的区域。优选的是，接合区域232中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比区域234大。另一方面，优选区域232中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度比区域231小。

区域234与导电体260_1重叠。区域234设置在接合区域232a和接合区域232b之间，并且，区域234中的铟等金属元素和氢及氮等杂质元素中的至少一个的浓度优选比区域231及接合区域232小。

在氧化物530中，有时不能明确地观察到区域231、接合区域232及区域234的边界。检测出的铟等金属元素的浓度和检测出的氢及氮等杂质元素的浓度也可以不仅在每区域之间而且在各区域中逐渐地变化(也称为渐变(gradation))。就是说，更接近区域234的区域中的铟等金属元素和氢及氮等杂质元素的浓度优选更低。区域232的杂质元素的浓度比区域231低。

另外，在图33中，区域234、区域231及接合区域232形成在氧化物530c中，但是本发明不局限于此。例如，这些区域可以形成在氧化物530b中。虽然在图33中各区域的边界以大致垂直于氧化物530的顶面的方式表示，但是本实施方式不局限于此。

注意，在晶体管200a中，氧化物530优选使用被用作氧化物半导体的氧化物半导体。使用氧化物半导体形成的晶体管的非导通状态下的泄漏电流(关态电流)极小，所以可以提供功耗低的半导体装置。氧化物半导体可以利用溅射法等形成，所以可以用于包括在高集成型半导体装置中的晶体管。

但是，使用氧化物半导体形成的晶体管有时由于氧化物半导体中的杂质及氧空位而其电特性容易变动，因此其可靠性变低。包含在氧化物半导体中的氢与键合于金属原子的氧起反应而成为水，因此有时产生氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。因此，包含在沟道形成区域中具有氧空位的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少沟道形成区域中的氧空位。

当在氧化物530_d1与被用作栅极绝缘膜的绝缘体250a的界面存在氧空位时，容易发生电特性的变动，因此有时可靠性变低。

于是，与氧化物530的区域234重叠的绝缘体250a优选包含高于化学计量组成的氧(也称为“过剩氧”)。就是说，绝缘体250a所包含的过剩氧扩散到区域234，由此可以减少区域234中的氧空位。

优选设置与绝缘体250a的侧面接触的绝缘体272a。例如，绝缘体272a优选使用具有抑制氧(例如，氧原子和氧分子等中的至少一个)的扩散的功能的材料，即不容易使上述氧透过的绝缘材料形成。当绝缘体272a具有抑制氧的扩散的功能时，绝缘体250a中的氧不会扩散到绝缘体274a一侧而被高效地供应到区域234。此外，绝缘体272a优选为水或氢等杂质得到减少的绝缘体。此外，绝缘体272a优选为防止水或氢等杂质进入的具有阻挡性的绝缘体。通过具有上述功能，可以防止水或氢等杂质进入区域234中。由此，氧化物530_d1和绝缘体250a的界面的氧空位的形成得到抑制，而可以提高晶体管200a的可靠性。

另外，晶体管200a优选由防止水及氢等杂质进入的具有阻挡性的绝缘体覆盖。具有阻挡性的绝缘体使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(例如，N₂O、NO、NO₂)、铜原子等杂质的扩散的功能的绝缘材料，即，上述杂质不容易透过的具有阻挡性的绝缘材料形成。另外，绝缘体优选使用具有抑制氧(例如，氧原子及氧分子中的至少一个)的扩散的功能的绝缘材料，即，上述氧不容易透过的绝缘材料形成。

下面，说明包括本发明的一个实施方式的晶体管200a及晶体管200b的半导体装置的详细结构。在以下的说明中，晶体管200b可以参照晶体管200a的说明。

被用作晶体管200a的第二栅电极的导电体205_1以与氧化物530及导电体260_1重叠的方式设置。

导电体205_1优选以沟道宽度方向的长度大于氧化物530中的区域234的方式设置。就是说，优选在氧化物530的沟道宽度方向的侧面外侧，导电体205_1和导电体260_1隔着绝缘体重叠。

在此，导电体260_1有时被用作晶体管200a的第一栅电极。此外，导电体205_1有时被用作晶体管200a第二栅电极。供应到导电体205_1的电位既可以为与供应到导电体260_1的电位相同的电位，又可以为接地电位或任意电位。此外，通过独立于供应到导电体260_1的电位而改变供应到导电体205_1的电位，可以控制晶体管200a的阈值电压。尤其是，通过对导电体205_1供应负电位，可以使晶体管200a的阈值电压大于0V且可以减小关态电流。因此，可以减小对导电体260_1供应的电压为0V时的漏极电流。

如图30A所示，导电体205_1以与氧化物530及导电体260_1重叠的方式配置。优选在氧化物530的与沟道宽度方向(W长度方向)交叉的侧面的外侧区域中也导电体205_1以与导电体260_1重叠的方式配置。就是说，优选在氧化物530的沟道宽度方向上的侧面的外侧区域导电体205_1和导电体260_1隔着绝缘体重叠。

通过采用上述结构，在对导电体260_1及导电体205_1供应电位的情况下，从导电体260_1产生的电场和从导电体205_1产生的电场连接，而可以形成覆盖氧化物530中的沟道形成区域的闭合电路。

就是说，可以由被用作第一栅电极的导电体260_1的电场和被用作第二栅电极的导电体205_1的电场电围绕区域234的沟道形成区域。在本说明书中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管结构称为围绕沟道(s-channel：surrounded channel)结构。

导电体260_1以在沟道宽度方向上延伸的方式配置。导电体260_1可被用作第一栅极，导电体205_1可被用作第二栅极。第二栅极的电位既可以与第一栅极的电位相等，又可以为接地电位或任意电位。通过独立于第一栅极的电位而改变第二栅极的电位，可以改变晶体管的阈值电压。

导电体203_1与导电体260_1同样地在沟道宽度方向上延伸，并被用作对导电体205_1(即，第二栅极)施加电位的布线。通过将导电体205_1层叠在被用作第二栅极的布线的导电体203_1上以埋入在绝缘体214及绝缘体216中，绝缘体214及绝缘体216等位于导电体203_1与导电体260_1之间，由此可以降低导电体203_1与导电体260_1之间的寄生电容，并可以提高绝缘耐压。通过降低导电体203_1与导电体260_1之间的寄生电容，可以提高晶体管的开关速度，因此晶体管可以具有高频率特性。通过提高导电体203_1与导电体260_1之间的绝缘耐压，可以提高晶体管200a的可靠性。因此，绝缘体214及绝缘体216的厚度优选大。此外，导电体203_1的延伸方向不局限于该例子，例如导电体203_1也可以在晶体管200a的沟道长度方向上延伸。

导电体206_1及导电体205_1以填充绝缘体214及绝缘体216中的开口的方式形成。导电体206_1的顶面的高度及导电体205_1的顶面的高度与绝缘体216的顶面的高度可以大致相同。在晶体管200a中，可以层叠导电体206_1及导电体205_1。

在此，当导电体206_1及导电体205_1具有叠层结构时，作为导电体206_1的下层及导电体205_1的下层优选使用具有抑制水或氢等杂质透过(即，上述杂质不容易透过)的功能的导电材料。例如，优选使用钽、氮化钽、钌或氧化钌等，可以采用单层或叠层。由此，可以抑制氢、水等杂质从绝缘体214的下层经过导电体206_1及导电体205_1扩散到上层。此外，导电体206_1的下层及导电体205_1的下层优选具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N₂O、NO及NO₂等)、铜原子等杂质、氧原子及氧分子等中的至少一个透过的功能。此外，以下，可以将上述记载适用于具有抑制杂质透过的功能的导电材料。通过使导电体206_1的下层及导电体205_1的下层具有抑制氧透过的功能，可以防止因导电体206_1的上层及导电体205_1的上层氧化而导致导电率的下降。

作为导电体206_1的上层及导电体205_1的上层，优选使用以钨、铜或铝为主要成分的导电材料形成。虽然未图示，但是导电体206_1的上层及导电体205_1的上层可以采用叠层结构，例如可以形成钛或氮化钛与上述导电材料的叠层。

另外，绝缘体220、绝缘体222、绝缘体224及氧化物530a包括开口。此外，氧化物530b通过上述开口与导电体206_1电连接。氧化物530b与导电体206_1以不通过氧化物530a的方式连接，因此可以降低串联电阻及接触电阻。通过采用该结构，可以获得电特性良好的半导体装置。具体而言，可以获得大通态电流的晶体管以及使用该晶体管的半导体装置。

绝缘体214及绝缘体222可以被用作防止水或氢等杂质从下层进入晶体管的阻挡绝缘膜。绝缘体214及绝缘体222各自优选使用具有抑制水或氢等杂质透过的功能的绝缘材料形成。例如，优选的是，作为绝缘体214使用氮化硅等，作为绝缘体222使用氧化铝、氧化铪、含有硅及铪的氧化物(硅酸铪)、含有铝及铪的氧化物(铝酸铪)等。由此，可以抑制氢、水等杂质扩散到绝缘体214及绝缘体222的上层。注意，绝缘体214及绝缘体222优选具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N₂O、NO及NO₂等)、铜原子等杂质中的至少一个透过的功能。

此外，绝缘体214及绝缘体222优选各自使用能够抑制氧(例如，氧原子或氧分子等)透过的绝缘材料形成。通过利用该材料，可以抑制绝缘体224等所包含的氧扩散到下层。

此外，优选减少绝缘体222中的水、氢或氮氧化物等杂质的浓度。例如，在表面温度为50℃至500℃的范围内，热脱附谱分析法(TDS)中的换算为绝缘体222的每单位面积的氢分子的绝缘体222的氢脱离量为2×10¹⁵molecules/cm²以下，优选为1×10¹⁵molecules/cm²以下，更优选为5×10¹⁴molecules/cm²以下。绝缘体222优选使用通过加热而使氧释放的绝缘体形成。

绝缘体250a可以被用作晶体管200a的第一栅极绝缘膜。绝缘体220、绝缘体222以及绝缘体224可被用作晶体管200a的第二栅极绝缘膜。在晶体管200a中层叠有绝缘体220、绝缘体222以及绝缘体224，但是本发明不局限于该结构。例如，既可以层叠绝缘体220、绝缘体222和绝缘体224中的任何两个，又可以使用该绝缘体中任一个。

氧化物530优选使用被用作氧化物半导体的金属氧化物形成。金属氧化物的能隙优选为2eV以上，更优选为2.5eV以上。通过使用这样的能隙较宽的金属氧化物，可以降低晶体管的关态电流。

使用氧化物半导体的晶体管在非导通状态下的泄漏电流极小，所以可以提供一种功耗低的半导体装置。氧化物半导体可以利用溅射法等形成，所以可以用于包括在高集成型半导体装置中的晶体管。

氧化物半导体优选至少包含铟或锌。尤其优选包含铟及锌。另外，优选还包含铝、镓、钇或锡等。此外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种元素。

在此，考虑氧化物半导体是包含铟、元素M及锌的In-M-Zn氧化物的情况。元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁。注意，作为元素M也可以使用上述元素中的两种以上的组合。

在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。

在此，用于氧化物530a的金属氧化物的构成元素中的元素M的原子数比优选大于用于氧化物530b及氧化物530c的金属氧化物的构成元素中的元素M的原子数比。另外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子数比优选大于用于氧化物530b及氧化物530c的金属氧化物中的相对于In的元素M的原子数比。此外，用于氧化物530b及氧化物530c的金属氧化物中的相对于元素M的In的原子数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子数比。

优选的是，通过将上述金属氧化物用于氧化物530a，使氧化物530a的导带底高于氧化物530b及氧化物530c的导带底。换言之，氧化物530a的电子亲和势优选小于氧化物530b及氧化物530c的电子亲和势。

在此，在氧化物530a及氧化物530b中，导带底平缓地变化。换言之，导带底的能级连续地变化或者连续地接合。为了使导带底平缓地变化，优选降低形成在氧化物530a与氧化物530b的界面的混合层的缺陷态密度。

具体而言，通过使氧化物530a和氧化物530b除了氧以外还包含共同元素(作为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。

此时，作为载流子的主要路径在氧化物530b和氧化物530c中形成窄隙部分。因为可以降低氧化物530a与氧化物530b的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到大通态电流。

如图19所示，电子亲和势或导带底能级Ec可以从真空能级Evac与价带顶的能级Ev之间的差异的电离电位Ip、以及能隙Eg计算出。电离电位Ip例如可以利用紫外线光电子能谱(UPS：Ultraviolet Photoelectron Spectroscopy)装置测量。能隙Eg例如可以利用光谱椭偏仪测量。

此外，如图30B所示，包括绝缘体250a、绝缘体252a、导电体260_1、绝缘体270a及绝缘体271a的结构体的侧面优选大致垂直于绝缘体222的顶面。注意，本实施方式所示的半导体装置不局限于此。例如，如图31A至图31D所示，包括绝缘体250a、绝缘体252a、导电体260_1、绝缘体270a及绝缘体271a的结构体的侧面与绝缘体222的顶面形成的角度可以为锐角。此时，该结构体的侧面与绝缘体222的顶面形成的角度越大越好。

绝缘体272a以至少与氧化物530_d1、绝缘体250a、绝缘体252a、导电体260_1及绝缘体270a的侧面接触的方式配置。此外，绝缘体275a以与绝缘体272a接触的方式配置。成为绝缘体272a的绝缘体优选通过ALD法形成。通过利用ALD法，可以形成覆盖性良好且针孔等缺陷少的绝缘体。由此，可以以0.5nm以上且10nm以下左右，优选为0.5nm以上且3nm以下的厚度形成绝缘体272a。此外，在ALD法中使用的前驱物有时包含碳等杂质。因此，绝缘体272a有时包含碳等杂质。例如，在利用溅射法形成成为绝缘体252a的绝缘体且利用ALD法形成成为绝缘体272a的绝缘体的情况下，即使形成氧化铝作为成为绝缘体272a的绝缘体和成为绝缘体252a的绝缘体，有时绝缘体272a所包含的碳等杂质也比绝缘体252a多。另外，杂质的定量可以利用X射线光电子能谱(XPS)进行。

此外，成为绝缘体272a的绝缘体也可以通过溅射法形成。通过利用溅射法，可以形成水或氢等杂质少的绝缘体。当利用溅射法时，例如，优选使用对向靶材型溅射装置。对向靶材型溅射装置可以以沉积面不暴露于对向的靶材之间的高电场区域的方式进行沉积，由此可以以成膜面不容易被等离子体受损的方式进行沉积。由于可以减小成为绝缘体272a的绝缘体的沉积中氧化物530因等离子体而受到的沉积损伤，所以溅射装置是优选的。可以将使用对向靶材型溅射装置的沉积称为Vapor Deposition SP(VDSP，注册商标)。

氧化物530中的区域231及接合区域232由在形成成为绝缘体274a的绝缘体时添加的杂质元素形成。因此，成为绝缘体274a的绝缘体优选包含氢和氮中的至少一种。另外，成为绝缘体274a的绝缘体优选使用具有抑制水或氢等杂质以及氧透过的功能的绝缘材料形成。例如，成为绝缘体274a的绝缘体优选使用氮化硅、氮氧化硅、氧氮化硅、氮化铝或氮氧化铝等形成。

当形成氧化物530的区域231及接合区域232时，代替上述方法或者除了上述方法以外，也可以利用离子注入法、不进行质量分离而添加离子化了的源气体的离子掺杂法、等离子体浸没离子注入法等。上述方法优选在形成成为绝缘体272a的绝缘体之后进行。通过隔着成为绝缘体272a的绝缘体进行上述方法，可以降低在注入中氧化物530受到的损伤。

当利用离子掺杂法、等离子体浸没离子注入法进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。可以使用“离子”、“供体”、“受体”、“杂质”或“元素”等代替“掺杂剂”。

作为掺杂剂，可以使用形成氧空位的元素或者与氧空位键合的元素等。作为这种元素的典型例子，可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。

当使晶体管微型化而使其沟道长度为10nm至30nm左右时，源区域或漏区域所包含的杂质元素有可能扩散而使源区域和漏区域电导通。但是，在本实施方式中，通过形成绝缘体272a及绝缘体275a，可以得到氧化物530中的区域234的充分的宽度，所以可以防止源区域与漏区域彼此电连接。

在此，绝缘体270a及绝缘体272a优选使用具有抑制水或氢等杂质及氧透过的功能的绝缘材料形成。例如，可以使用包括含有铝和铪中的一方或双方的氧化物的绝缘体。作为包括含有铝和铪中的一方或双方的氧化物的绝缘体可以使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。由此，可以防止绝缘体250a中的氧扩散到外部。另外，可以抑制氢或水等杂质经过绝缘体250a的端部等进入氧化物530。

通过设置绝缘体270a及绝缘体272a，可以由具有抑制水或氢等杂质以及氧的透过的功能的绝缘体覆盖导电体260_1的顶面及侧面、以及绝缘体250a的侧面。由此，可以防止导电体260_1的氧化、以及水或氢等杂质通过导电体260_1及绝缘体250a进入氧化物530。因此，绝缘体270a及绝缘体272a被用作保护栅电极及栅极绝缘膜的阻挡物。

在形成成为绝缘体275a的绝缘体后进行各向异性蚀刻，来形成绝缘体275a。通过该蚀刻，以与绝缘体272a接触的方式形成绝缘体275a。

在形成成为绝缘体274a的绝缘体后进行各向异性蚀刻，来形成绝缘体274a。通过该蚀刻，以留下与氧化物530的顶面及绝缘体275a的侧面接触的部分的方式形成绝缘体274a。

此外，在半导体装置中，优选以覆盖晶体管200a及晶体管200b的方式设置绝缘体280。绝缘体280的膜中的水或氢等杂质的浓度优选得到降低。

形成在绝缘体280中的开口以该绝缘体280的开口的内壁与绝缘体274a及绝缘体274b的侧面接触的方式形成。为了形成上述开口，在绝缘体280中形成开口时的绝缘体280的蚀刻速率优选显著地小于绝缘体274a及绝缘体274b的蚀刻速率。在将绝缘体274a及绝缘体274b的蚀刻速率设定为1时，优选将绝缘体280的蚀刻速率设定为5以上，更优选为10以上。由此，可以自对准地形成开口，而可以将开口与栅电极的间隔设计为小，由此可以实现半导体装置的高集成化。

在形成上述开口之后，也可以通过离子注入法、不进行质量分离而添加离子化了的源气体的离子掺杂法、等离子体浸没离子注入法等，来在氧化物530中形成低电阻区域。

在此，以与绝缘体280的开口内壁接触的方式形成导电体240。氧化物530的区域231位于上述开口的底部的至少一部分，因此导电体240与区域231接触。

导电体240具有晶体管200a的源电极和漏电极中的一个的功能，并具有晶体管200b的源电极和漏电极中的一个的功能。通过采用该结构，可以减小彼此相邻的晶体管200a与晶体管200b的间隔，由此可以以高密度地配置晶体管，而可以实现半导体装置的高集成化。

图32A至图32C各自是沿着图29A的点划线A7-A8的部分的截面图，也是晶体管200a及晶体管200b的导电体240与氧化物530接触的区域的沟道宽度方向上的截面图。

图32A示出导电体240与氧化物530接触的区域位于氧化物530的顶面且小于氧化物530的沟道宽度方向上的宽度的一个例子。导电体240与氧化物530接触的区域不局限于图32A的一个例子。例如，如图32B所示，也可以包括与氧化物530的顶面及侧面接触的区域。作为例子，图32B示出导电体240与氧化物530的A7一侧的侧面接触的区域，但是也可以包括导电体240与氧化物530的A8一侧的侧面接触的区域。通过采用该结构，有时可以增大导电体240与氧化物530接触的区域的面积，由于可以降低导电体240与氧化物530的接触电阻，因此这样的结构是优选的。另外，例如，如图32C所示，导电体240与氧化物530接触的区域也可以是氧化物530的顶面及氧化物530的A7一侧及A8一侧的两个侧面接触的区域。也就是说，导电体240与氧化物530接触的区域具有如马鞍那样的截面形状(也可以将这样的结构称为马鞍面接触)。通过采用该结构，可以增大导电体240与氧化物530接触的区域的面积，由于可以降低导电体240与氧化物530的接触电阻，因此这样的结构是更优选的。

如图30B所示，在晶体管200a中，寄生电容形成在导电体260_1与导电体240之间。同样地，在晶体管200b中，寄生电容形成在导电体260_2与导电体240之间。

通过在晶体管200a中设置绝缘体275a且在晶体管200b中设置绝缘体275b，可以降低晶体管200a及晶体管200b的寄生电容。作为绝缘体275a及绝缘体275b，例如可以使用氧化硅、氧氮化硅、氮氧化硅及氮化硅。通过降低寄生电容，可以使晶体管200a及晶体管200b高速地工作。

导电体240可以使用与导电体205_1相同的材料形成。此外，也可以在开口的侧壁部形成氧化铝，然后形成导电体240。通过在开口的侧壁部形成氧化铝，可以抑制来自外部的氧透过，而可以防止导电体240的氧化。此外，可以防止水、氢等杂质从导电体240扩散到外部。可以在通过利用ALD法等在开口中形成氧化铝之后进行各向异性蚀刻，来形成该氧化铝。

[电容器100a及电容器100b]

如图30A至图30D所示，电容器100a与晶体管200a共通使用部分构成要素。此外，电容器100b与晶体管200b共通使用部分构成要素。与晶体管200a的情况同样地，电容器100a和电容器100b具有相同的结构。因此，下面，在没有特别说明的情况下，电容器100b可以参照电容器100a的说明。在本实施方式中示出电容器100a的例子，其中，其一个电极是设置在晶体管200a的氧化物530中的区域231a的一部分。

电容器100a包括氧化物530的区域231a的一部分、绝缘体276a、绝缘体276a上的导电体130a。此外，导电体130a的至少一部分优选以与区域231a的一部分重叠的方式设置。

氧化物530的区域231a的一部分被用作电容器100a的一个电极，导电体130a被用作电容器100a的另一个电极。也就是说，区域231a具有晶体管200a的源极和漏极中的一个的功能以及电容器100a的一个电极的功能。绝缘体276a的一部分被用作电容器100a的介电质。

绝缘体276a优选使用介电常数大的绝缘体形成。例如，可以使用包括含有铝和铪中的一方或双方的氧化物的绝缘体。作为包括含有铝和铪中的一方或双方的氧化物的绝缘体可以使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。绝缘体276a也可以具有叠层结构。例如，可以具有选自氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等中的两层以上的叠层结构。例如，优选利用ALD法依次形成氧化铪、氧化铝及氧化铪来形成叠层结构。氧化铪及氧化铝各自的厚度为0.5nm以上且5nm以下。通过采用上述叠层结构，可以实现电容值大且泄漏电流小的电容器100a。

在此，被用作晶体管200a的第一栅电极的导电体260_1的侧面设置有绝缘体272a及绝缘体275a。通过在导电体260_1与导电体130a之间设置绝缘体272a及绝缘体275a，可以降低导电体260_1与导电体130a之间的寄生电容。

导电体130a可以具有叠层结构。例如，导电体130a可以具有以钛、氮化钛、钽或氮化钽为主要成分的导电材料与以钨、铜或铝为主要成分的导电材料的叠层结构。此外，导电体130a也可以具有单层结构或三层以上的叠层结构。

如上所述，在本发明的一个实施方式的半导体装置中，可以将晶体管200a、晶体管200b、电容器100a及电容器100b配置在相同的层中。通过采用该结构，可以高密度地配置晶体管及电容器，由此可以实现半导体装置的高集成化。

注意，在本实施方式中，有时将绝缘体220、绝缘体222及绝缘体224称为第一绝缘体。有时将绝缘体250a及绝缘体252a称为第二绝缘体，将绝缘体250b及绝缘体252b称为第六绝缘体。有时将绝缘体270a及绝缘体271a称为第三绝缘体，将绝缘体270b及绝缘体271b称为第七绝缘体。有时将绝缘体272a称为第四绝缘体，将绝缘体272b称为第八绝缘体。有时将绝缘体275a及绝缘体274a称为第五绝缘体，将绝缘体275b及绝缘体274b称为第九绝缘体，将绝缘体276a称为第十绝缘体，将绝缘体276b称为第十一绝缘体。

此外，在本实施方式中，有时将氧化物530简称为氧化物。此外，有时将氧化物530a称为第一氧化物，将氧化物530b及氧化物530c称为第二氧化物。此外，有时将导电体206_1、导电体260_1、导电体206_2、导电体260_2、导电体130a及导电体130b分别称为第一导电体、第二导电体、第三导电体、第四导电体、第五导电体及第六导电体。此外，有时将导电体240称为布线。

<半导体装置的材料>

下面，对可用于半导体装置的材料进行说明。

<导电体>

导电体204_1、导电体204_2、导电体203_1、导电体203_2、导电体206_1、导电体206_2、导电体205_1、导电体205_2、导电体260_1、导电体260_2、导电体240、导电体130a及导电体130b可以使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、以及钌等金属元素中的一种以上的材料形成。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体或者镍硅化物等硅化物。

其他的构成要素可以参照实施方式1的半导体装置的构成要素的说明。

〈半导体装置的制造方法〉

接着，参照图34A至图34D至图50A至图50D说明本发明的包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置的制造方法。图34A、图35A、图36A、图37A、图38A、图39A、图40A、图41A、图42A、图43A、图44A、图45A、图46A、图47A、图48A、图49A以及图50A是俯视图。另外，图34B、图35B、图36B、图37B、图38B、图39B、图40B、图41B、图42B、图43B、图44B、图45B、图46B、图47B、图48B、图49B以及图50B是沿着图34A、图35A、图36A、图37A、图38A、图39A、图40A、图41A、图42A、图43A、图44A、图45A、图46A、图47A、图48A、图49A以及图50A中的点划线A1-A2所示的部分的截面图。此外，图34C、图35C、图36C、图37C、图38C、图39C、图40C、图41C、图42C、图43C、图44C、图45C、图46C、图47C、图48C、图49C以及图50C是沿着图34A、图35A、图36A、图37A、图38A、图39A、图40A、图41A、图42A、图43A、图44A、图45A、图46A、图47A、图48A、图49A以及图50A中的点划线A3-A4所示的部分的截面图。此外，图34D、图35D、图36D、图37D、图38D、图39D、图40D、图41D、图42D、图43D、图44D、图45D、图46D、图47D、图48D、图49D以及图50D是沿着各图34A、图35A、图36A、图37A、图38A、图39A、图40A、图41A、图42A、图43A、图44A、图45A、图46A、图47A、图48A、图49A以及图50A中的点划线A5-A6所示的部分的截面图。

首先，准备衬底(未图示)，在该衬底上形成绝缘体201。可以利用溅射法、化学气相沉积(CVD：chemical vapor deposition)法、分子束外延(MBE：molecular beam epitaxy)法、脉冲激光沉积(PLD：pulsed laser deposition)法或ALD法等形成绝缘体201。

CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：plasma enhanced CVD)法、利用热量的热CVD(TCVD：thermal CVD)法、利用光的光CVD(photo CVD)法等。再者，CVD法可以根据源气体包括金属CVD(MCVD：metal CVD)法及有机金属CVD(MOCVD：metalorganic CVD)法。

通过利用PECVD法，可以以较低的温度形成高品质的膜。另外，因为热CVD法不使用等离子体，所以能够减少对象物受到的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(例如，晶体管、电容器)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而包括在半导体装置中的布线、电极、元件等受损伤。另一方面，在采用不使用等离子体的热CVD法的情况下，不产生上述等离子体损伤，所以能够提高半导体装置的成品率。在热CVD法中不产生沉积时的等离子体损伤，因此能够得到缺陷较少的膜。

ALD法也能够减少对象物受到的损伤。在ALD法中沉积中不产生等离子体损伤，所以能够得到缺陷较少的膜。

不同于使从靶材等中被释放的粒子沉积的沉积方法，在CVD法及ALD法中，因对象物表面处的反应而形沉积。因此，CVD法及ALD法可以实现不易受对象物的形状的影响的良好台阶覆盖性。尤其是，ALD法可以实现良好的台阶覆盖性和厚度均匀性，所以适合用于覆盖纵横比高的开口的表面的情况。另一方面，ALD法的沉积速率比较慢，所以有时优选将ALD法与CVD法等沉积速率快的其他沉积方法组合。

当采用CVD法或ALD法时，可以通过调整源气体的流量比控制所形成的膜的组成。例如，通过CVD法或ALD法，可以根据源气体的流量比形成任意组成的膜。此外，例如，通过使用CVD法或ALD法，可以通过在形沉积的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时形沉积时，因为与使用多个沉积室形沉积的情况相比可以省略传送及调整压力所需的时间，所以可以缩短沉积时所需的时间。因此，可以提高半导体装置的生产率。

接着，在绝缘体201上形成绝缘体210。可以利用溅射法、化学气相沉积法、分子束外延法、脉冲激光沉积法或ALD法等形成绝缘体210。

在本实施方式中，作为绝缘体210，利用溅射法形成氧化铝。绝缘体210也可以具有多层结构。例如，多层结构可以以如下方式形成：利用溅射法形成氧化铝，并且利用ALD法在该氧化铝上形成氧化铝。或者，多层结构可以以如下方式形成：利用ALD法形成氧化铝，并且利用溅射法在该氧化铝上形成氧化铝。

接着，在绝缘体210上形成成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜。成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜可以为多层膜。在本实施方式中，作为成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜形成钨膜。

接着，利用光刻法对成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜进行加工，来形成导电体204_1、导电体204_2、导电体203_1及导电体203_2。

在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，利用该抗蚀剂掩模进行蚀刻处理。例如，使用KrF受激准分子激光、ArF受激准分子激光、极紫外(extreme ultraviolet：EUV)光等对抗蚀剂进行曝光来形成抗蚀剂掩模。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要光掩模。为了去除抗蚀剂掩模，可以使用灰化处理等干蚀刻处理或湿蚀刻处理。或者，可以在进行干蚀刻处理之后进行湿蚀刻处理。或者，也可以在进行湿蚀刻处理之后进行干蚀刻处理。

可以使用由绝缘体或导电体形成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以以如下方式形成所希望的形状的硬掩模：在成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜上形成硬掩模材料的绝缘膜或导电膜，在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻。对成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模被去除。可以在成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜的蚀刻后通过蚀刻去除硬掩模。在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。

作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：capacitively coupled plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以具有对平行平板型电极中的一个施加高频功率的结构。或者，电容耦合型等离子体蚀刻装置也可以具有对平行平板型电极中的一个施加不同的多个高频功率的结构。或者，电容耦合型等离子体蚀刻装置也可以具有对平行平板型电极的各个施加频率相同的高频功率的结构。或者，电容耦合型等离子体蚀刻装置也可以具有对平行平板型电极的各个施加不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：inductively coupled plasma)蚀刻装置。

接着，在绝缘体210、导电体204_1、导电体204_2、导电体203_1及导电体203_2上形成成为绝缘体212的绝缘膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为绝缘体212的绝缘膜。在本实施方式中，作为成为绝缘体212的绝缘膜，通过CVD法形成氧化硅膜。

在此，成为绝缘体212的绝缘膜的厚度优选为导电体204_1、导电体204_2、导电体203_1及导电体203_2各自的厚度以上。例如，当导电体204_1、导电体204_2、导电体203_1及导电体203_2各自的厚度为1时，成为绝缘体212的绝缘膜的厚度为1以上且3以下。在本实施方式中，导电体204_1、导电体204_2、导电体203_1及导电体203_2各自的厚度为150nm，成为绝缘体212的绝缘膜的厚度为350nm。

接着，通过对成为绝缘体212的绝缘膜进行化学机械抛光(CMP)处理去除成为绝缘体212的绝缘膜的一部分，使导电体204_1、导电体204_2、导电体203_1及导电体203_2各自的表面露出。由此，可以形成其顶面平坦的导电体204_1、导电体204_2、导电体203_1、导电体203_2及绝缘体212(参照图34A至图34D)。

在此，下面对与上述说明不同的导电体204_1、导电体204_2、导电体203_1及导电体203_2的形成方法进行说明。

在绝缘体210上形成绝缘体212。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体212。

接着，在绝缘体212中形成到达绝缘体210的开口。该开口例如包括槽或狭缝等。可以将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。绝缘体210优选为在对绝缘体212进行蚀刻以形成槽时用作蚀刻阻挡膜的绝缘体。例如，当作为形成槽的绝缘体212使用氧化硅膜时，绝缘体210优选使用氮化硅膜、氧化铝膜、氧化铪膜形成。

在形成开口后，形成成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜。该导电膜优选包含具有抑制氧透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体由与钽、钨、钛、钼、铝、铜或钼钨合金形成的叠层膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜。

在本实施方式中，成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜具有多层结构。首先，利用溅射法形成氮化钽膜或者在氮化钽上层叠氮化钛而成的膜。通过将这种金属氮化物用于成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜的下层，即使作为后面说明的成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜的上层导电膜使用铜等容易扩散的金属，也可以防止该金属从导电体204_1、导电体204_2、导电体203_1及导电体203_2扩散到外部。

接着，形成成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜的上层导电膜。成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜可以使用镀敷法、溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜的上层导电膜，形成铜等低电阻导电材料。

接着，通过进行CMP处理，部分地去除成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜的上层以及成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜的下层，使绝缘体212露出。其结果是，只在开口部残留成为导电体204_1、导电体204_2、导电体203_1及导电体203_2的导电膜。由此，可以形成其顶面平坦的导电体204_1、导电体204_2、导电体203_1及导电体203_2。注意，有时由于该CMP处理而绝缘体212的一部分被去除。以上是与上述说明不同的导电体204_1、导电体204_2、导电体203_1及导电体203_2的形成方法。

接着，在导电体204_1、导电体204_2、导电体203_1及导电体203_2上形成绝缘体214。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体214。在本实施方式中，作为绝缘体214，通过CVD法形成氮化硅。即使将容易扩散到导电体203_1及导电体203_2的铜等金属用于绝缘体214，通过作为绝缘体214使用氮化硅等不容易透过铜的绝缘体，也可以防止该金属扩散到绝缘体214上方的层。

接着，在绝缘体214上形成绝缘体216。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体216。在本实施方式中，作为绝缘体216，通过CVD法形成氧化硅膜。

接着，在绝缘体214及绝缘体216中形成凹部。凹部例如包括孔或开口等。在形成凹部时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。

在形成凹部后，形成成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜。成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜优选包含具有抑制氧透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用由该导电体与钽、钨、钛、钼、铝、铜或钼钨合金形成的叠层膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜。

在本实施方式中，作为成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜的下层膜，利用溅射法形成氮化钽膜。

接着，在成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜的下层膜上形成成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜上层膜的导电膜。成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜的上层膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。

在本实施方式中，作为成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜的上层膜的导电膜，利用CVD法形成氮化钛膜，并且在该氮化钛膜上利用CVD法形成钨膜。

接着，通过进行CMP处理，去除绝缘体216上的成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜。其结果是，只在凹部残留成为导电体206_1、导电体206_2、导电体205_1及导电体205_2的导电膜，由此，可以形成其顶面平坦的导电体206_1、导电体206_2、导电体205_1及导电体205_2(参照图34A至图34C)。

接着，在绝缘体216、导电体205_1及导电体205_2上上形成绝缘体220。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体220。

接着，在绝缘体220上形成绝缘体222。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体222。

接着，在绝缘体222上形成绝缘体224。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体224。

接着，优选进行第一加热处理。第一加热处理可以以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行。第一加热处理在氮气、惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第一加热处理也可以在减压状态下进行。或者，第一加热处理也可以以如下方式进行：在氮气或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。通过第一加热处理，可以去除绝缘体224所包含的水或氢等杂质。或者，在第一加热处理中，也可以在减压状态下进行使用氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置而进行。或者，也可以设置对衬底一侧施加射频(radiofrequency：RF)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，在使用这种装置进行使用惰性气体的等离子体处理之后，也可以为填补脱离的氧而进行使用氧的等离子体处理。注意，有时不一定需要进行第一加热处理。

该加热处理也可以在形成绝缘体220后、形成绝缘体222后以及形成绝缘体224后进行。虽然各加热处理可以在上述加热处理条件下进行，但是形成绝缘体220后的加热处理优选在包含氮的气氛下进行。

在本实施方式中，在形成绝缘体224之后在氮气氛下以400℃的温度进行1小时的第一加热处理。

接着，在绝缘体224上形成成为氧化物530a的氧化膜530A。

可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成氧化膜530A。

例如，在利用溅射法形成氧化膜530A的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体中的氧的比率，可以增加在形成的氧化膜中的过剩氧量。在利用溅射法形成氧化膜的情况下，可以使用上述In-M-Zn氧化物靶材。

尤其是，在形成氧化膜530A时，有时溅射气体所包含的氧的一部分供应给绝缘体224。此外，用于氧化膜530A的形成的溅射气体所包含的氧的比率优选为70％以上，更优选为80％以上，进一步优选为100％。

在本实施方式中，通过使用以1:3:4的原子数比包含In、Ga和Zn的靶材的溅射法形成氧化膜530A。此外，上述氧化膜优选根据氧化物530所需的特性适当地选择成膜条件及原子数比来形成。

接着，通过光刻法在绝缘体220、绝缘体222、绝缘体224及氧化膜530A中形成到达导电体206_1及导电体206_2的开口。首先，在氧化膜530A上形成掩模。在形成开口时使用的掩模可以为抗蚀剂掩模或硬掩模(参照图35A至图35D)。

接着，使用掩模对绝缘体220、绝缘体222、绝缘体224及氧化膜530A进行加工，使导电体206_1的表面及导电体206_2的表面露出，来形成开口。可以利用干蚀刻法或湿蚀刻法进行该加工。利用干蚀刻法的加工适合于微细加工。此外，绝缘体220、绝缘体222及绝缘体224隔着氧化膜530A被加工。当使导电体206_1的表面的一部分及导电体206_2的表面的一部分露出时，在氧化膜530A上形成由抗蚀剂掩模或硬掩模形成的掩模，绝缘体220、绝缘体222、绝缘体224及氧化膜530A被加工。也就是说，在被用作栅极绝缘膜的绝缘体(绝缘体220、绝缘体222及绝缘体224)的表面没有形成掩模。因此，掩模不附着于被用作栅极绝缘膜的绝缘体的表面，从而可以防止因抗蚀剂掩模等所包含的杂质、硬掩模所包含的成分以及在去除掩模时使用的化学溶液或等离子体所包含的成分导致的栅极绝缘膜的污染或损伤。因此，可以提供可靠性高的半导体装置的制造方法。

接着，在氧化膜530A上形成氧化膜530B及氧化膜530C。此时，氧化膜530B及氧化膜530C还形成在上述开口内部，并通过该开口与导电体206_1及导电体206_2电连接。氧化膜530B及氧化膜530C与导电体206_1及导电体206_2以不通过氧化膜530A的方式连接，因此可以降低串联电阻及接触电阻。通过采用该结构，可以获得电特性良好的半导体装置。具体而言，可以获得大通态电流的晶体管以及包括该晶体管的半导体装置(参照图36A至图36D)。

可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成氧化膜530B以及氧化膜530C。

优选在不暴露于大气的情况下连续地形成氧化膜530B及氧化膜530C。此时，可以防止大气中的杂质或水分附着于氧化膜530B上，可以保持氧化膜530B与氧化膜530C的界面及其附近的清洁。

例如，在利用溅射法形成氧化膜530B以及氧化膜530C的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体中的氧的比率，可以增加在形成的氧化膜中的过剩氧量。在利用溅射法形成氧化膜530B以及氧化膜530C的情况下，可以使用上述In-M-Zn氧化物靶材。

在通过溅射法形成氧化膜530B且将溅射气体中的氧的比率设定为1％以上且30％以下、优选为5％以上且20％以下的情况下，形成氧缺乏型氧化物半导体。包含氧缺乏型氧化物半导体的晶体管可以具有较高的场效应迁移率。

在本实施方式中，通过使用以1:1:1的原子数比包含In、Ga和Zn的靶材的溅射法形成氧化膜530B，并且通过使用以4:2:4.1的原子数比包含In、Ga和Zn的靶材的溅射法形成氧化膜530C。

然后，也可以进行第二加热处理。作为第二加热处理，可以利用第一加热处理条件。通过进行第二加热处理，例如可以去除包含在氧化膜530A及530B中的水及氢等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。

接着，将氧化膜530A、氧化膜530B及氧化膜530C加工为岛状来形成氧化物530a、氧化物530b及氧化物530c。此时，有时不与氧化物530a及氧化物530b重叠的区域的绝缘体224被蚀刻，绝缘体222的表面露出(参照图37A至图37C)。

在此，以其至少一部分与导电体205重叠的方式形成氧化物530。氧化物530的侧面优选与绝缘体222的顶面大致垂直，此时在较小的面积中可以以高密度设置多个晶体管200。此外，氧化物530的侧面和绝缘体222的顶面所形成的角度可以为锐角。此时，氧化物530的侧面和绝缘体222的顶面所形成的角度越大越好。

氧化物530在侧面和顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(将这种弯曲形状也称为圆形)。在氧化物530b的端部，弯曲面的曲率半径为3nm以上且10nm以下，优选为5nm以上且6nm以下。

当端部不具有角时，可以提高在后面的成膜工序中形成的膜的覆盖性。

该氧化膜的加工可以利用光刻法进行。该加工可以利用干蚀刻法或湿蚀刻法进行。干蚀刻法适合于微细加工。

作为蚀刻掩模，可以使用由绝缘体或导电体形成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以以如下方式形成所希望的形状的硬掩模：在氧化膜530C上形成硬掩模材料的绝缘膜或导电膜，在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻。对氧化膜530A、氧化膜530B以及氧化膜530C进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模被去除。可以在氧化膜530A、氧化膜530B及氧化膜530C的蚀刻后通过蚀刻去除硬掩模。在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。

有时在上述工序中进行的干蚀刻等处理导致起因于蚀刻气体等的杂质附着于或扩散到氧化物530a、氧化物530b及氧化物530c等的表面或内部。例如，杂质是氟或氯。

为了去除上述杂质，进行洗涤。作为洗涤，可以进行使用洗涤液等的湿式清洁、使用等离子体的等离子处理以及热处理的洗涤等，也可以适当地组合上述洗涤。

湿式清洁可以使用用碳酸水或纯水稀释草酸、磷酸或氢氟酸等的水溶液而进行。或者，可以进行使用纯水或碳酸水的超声波洗涤。在本实施方式中，进行使用纯水或碳酸水的超声波洗涤。

接着，也可以进行第三加热处理。作为加热处理条件，可以利用上述第一加热处理条件。此外，有时不需要进行第三加热处理。在本实施方式中，不进行第三加热处理。

接着，在绝缘体222、氧化物530a、氧化物530b及氧化物530c上形成成为氧化物530_d1及氧化物530_d2的氧化膜530D(参照图38A至图38D)。

可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成氧化膜530D。氧化膜530D可以根据氧化物530_d1及氧化物530_d2所需的特性利用与氧化膜530A、氧化膜530B或氧化膜530C相同的方法来形成。在本实施方式中，通过使用以1:3:4的原子数比包含In、Ga和Zn的靶材的溅射法形成氧化膜530D。

如图39A至图39D所示，也可以将氧化膜530D加工为岛状。通过在形成绝缘体250a、绝缘体250b、导电体260_1及导电体260_2之前对氧化膜530D进行加工，可以去除位于在后面的工序中形成的绝缘体250a、绝缘体250b、导电体260_1及导电体260_2的下侧的氧化膜530D的一部分。由此，相邻的单元600的氧化膜530D被分离，而可以防止流过氧化膜530D的泄漏电流，所以是优选的。

氧化膜530D的加工可以利用干蚀刻法或湿蚀刻法。可以利用在氧化膜530A、氧化膜530B及氧化膜530C的加工时使用的方法。

接着，在绝缘体222及氧化膜530D上依次形成绝缘膜250、绝缘膜252、导电膜260(导电膜260A及导电膜260B)、绝缘膜270及绝缘膜271(参照图40A至图40D)。

绝缘膜250及绝缘膜252可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在此，通过在包含氧的气氛下利用溅射法形成绝缘膜252，可以对绝缘膜250添加氧。

在此，可以进行第四加热处理。作为第四加热处理，可以利用第一加热处理条件。通过第四加热处理，可以减少绝缘膜250中的水分浓度及氢浓度。注意，有时也可以不需要进行第四加热处理。

导电膜260A及导电膜260B可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。

绝缘膜270及绝缘膜271可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，绝缘膜270优选利用ALD法形成。通过利用ALD法沉积绝缘膜270，其厚度可以为0.5nm以上且10nm以下左右，优选为0.5nm以上且3nm以下左右。此外，也可以省略绝缘膜270的形成。

绝缘膜271可以被用作对导电膜260A及导电膜260B进行加工时的硬掩模。此外，绝缘膜271可以具有叠层结构。例如，可以设置氧氮化硅以及该氧氮化硅上的氮化硅。

在此，可以进行第五加热处理。该加热处理可以利用第一加热处理条件。注意，有时不需要进行第五加热处理。

接着，通过光刻法对绝缘膜271进行蚀刻，来形成绝缘体271a及绝缘体271b。接着，以绝缘体271a及绝缘体271b为硬掩模，对绝缘膜250、绝缘膜252、导电膜260A、导电膜260B及绝缘膜270进行蚀刻，来形成绝缘体250a、绝缘体252a、导电体260_1a、导电体260_1b、绝缘体270a、绝缘体250b、绝缘体252b、导电体260_2a、导电体260_2b及绝缘体270b(参照图41A至图41D)。

在此，包括绝缘体250a、绝缘体252a、导电体260_1a、导电体260_1b及绝缘体270a的结构的截面优选尽可能不成为锥形形状。同样地，包括绝缘体250b、绝缘体252b、导电体260_2a、导电体260_2b及绝缘体270b的结构的截面优选尽可能不成为锥形形状。绝缘体250a、绝缘体252a、导电体260_1a、导电体260_1b及绝缘体270a的各侧面与氧化物530的底面形成的角度优选为80度以上且100度以下。同样地，绝缘体250b、绝缘体252b、导电体260_2a、导电体260_2b及绝缘体270b的各侧面与氧化物530的底面形成的角度优选为80度以上且100度以下。由此，在后面的工序中形成绝缘体275a及绝缘体274a时，容易留下绝缘体275a及绝缘体274a。同样地，在形成绝缘体275b及绝缘体274b时，容易留下绝缘体275b及绝缘体274b。

另外，由于该蚀刻，有时氧化物530D的不与绝缘体250a及绝缘体250b重叠的区域的上部也被蚀刻。在此情况下，氧化物530D的与绝缘体250a及绝缘体250b重叠的区域的厚度比氧化物530D的不与绝缘体250a及绝缘体250b重叠的区域大。

接着，以覆盖氧化物530D、绝缘体250a、绝缘体252a、导电体260_1、绝缘体270a、绝缘体271a、绝缘体250b、绝缘体252b、导电体260_2、绝缘体270b及绝缘体271b的方式形成绝缘膜272。绝缘膜272可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。在本实施方式中，作为绝缘膜272，通过利用ALD法形成氧化铝(参照图42A至图42D)。

在此，可以利用如下方法形成区域231及接合区域232：离子注入法；不进行质量分离而添加离子化了的源气体的离子掺杂法；等离子体浸没离子注入法等。上述离子不能到达氧化物530中的与绝缘体250a及绝缘体250b重叠的区域，另一方面，上述离子能够到达氧化物530中的不与绝缘体250a及绝缘体250b重叠的区域，由此可以自对准地形成区域231及接合区域232。此外，通过经过绝缘膜272进行上述方法，可以减小在注入中氧化物530受到的损伤。

当利用离子掺杂法、等离子体浸没离子注入法进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。可以使用“离子”、“供体”、“受体”、“杂质”或“元素”等代替“掺杂剂”。

作为掺杂剂，可以使用形成氧空位的元素或者与氧空位键合的元素等。作为这种元素的典型例子，可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。

接着，形成绝缘膜275。绝缘膜275可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘膜275，通过利用CVD法形成氧化硅膜(参照图43A至图43D)。

接着，对绝缘膜275进行各向异性蚀刻处理，来将氧化膜530D、绝缘膜272及绝缘膜275加工为氧化物530_d1、绝缘体272a、绝缘体275a、氧化物530_d2、绝缘体272b及绝缘体275b。绝缘体275a以与绝缘体272a接触的方式形成，绝缘体275b以与绝缘体272b接触的方式形成。作为各向异性蚀刻处理，优选进行干蚀刻。由此，可以去除在大致平行于衬底表面的区域的氧化膜530D、绝缘膜272及绝缘膜275，而可以自对准地形成绝缘体275a及绝缘体275b。此时，有时氧化物277接触于氧化物530的侧面的一部分而形成(参照图44A至图44D)。

接着，形成绝缘膜274。绝缘膜274优选在包含氮和氢中的至少一种的气氛下形成。此时，以氧化物530c中的不与绝缘体250a及绝缘体250b重叠的区域为中心形成氧空位且使该氧空位和氮或氢等杂质元素键合，因此载流子密度增高。如此，可以形成低电阻化的区域231及接合区域232。尤其是，除了通过上述离子注入形成氧空位之外还能够形成绝缘膜274来在区域231中形成氧空位，所以区域231的载流子密度可以较高。作为绝缘膜274，例如可以利用CVD法沉积氮化硅、氮氧化硅。在本实施方式中，作为绝缘膜274使用氮氧化硅。在此，在氧化物530c的与绝缘体275a及绝缘体275b重叠的区域中，绝缘膜274不与氧化物530c接触，由此可以抑制因绝缘膜274的形成而产生的氧化物530c的氧空位与氮或氢等杂质元素过度键合(参照图45A至图45D)。

如上所述，在本实施方式所示的半导体装置的制造方法中，通过形成绝缘膜274，即使在其沟道长度为10nm至30nm左右的微型化晶体管中，也可以自对准地形成源区域及漏区域。因此，可以高成品率地制造微型化或高集成化的半导体装置。

接着，对绝缘膜274进行各向异性蚀刻处理，来形成绝缘体274a及绝缘体274b。作为各向异性蚀刻处理，优选进行干蚀刻。由此，可以去除在大致平行于衬底表面的部分的绝缘膜274，而可以自对准地形成绝缘体274a及绝缘体274b(参照图46A至图46D)。

接着，形成成为绝缘体276a及绝缘体276b的绝缘膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为绝缘体276a及绝缘体276b的绝缘膜。成为绝缘体276a及绝缘体276b的绝缘膜被用作电容器100a及电容器100b的电介质。因此，成为绝缘体276a及绝缘体276b的绝缘膜优选使用介电常数大的绝缘膜形成。例如，可以使用包括含有铝和铪中的一方或双方的氧化物的绝缘体。作为包括含有铝和铪中的一方或双方的氧化物的绝缘体可以使用氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等。

此外，成为绝缘体276a及绝缘体276b的绝缘膜也可以具有包括从氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)等中选择的两层以上的叠层结构。在本实施方式中，通过ALD法依次形成氧化铪、氧化铝及氧化铪。

接着，形成成为导电体130a及导电体130b的导电膜。成为导电体130a及导电体130b的导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。

接着，通过光刻法对成为导电体130a及导电体130b的导电膜的一部分进行蚀刻，来形成导电体130a及导电体130b。此外，也可以连续地对成为绝缘体276a及绝缘体276b的绝缘膜的一部分进行蚀刻，来形成绝缘体276a及绝缘体276b。此时，用于成为导电体130a及导电体130b的导电膜的一部分的蚀刻的蚀刻气体与用于成为绝缘体276a及绝缘体276b的绝缘膜的一部分的蚀刻的蚀刻气体也可以不同(参照图47A至图47D)。

接着，形成绝缘体280。绝缘体280可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，绝缘体280可以利用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtaincoater)法等形成。在本实施方式中，作为绝缘体280使用氧氮化硅(参照图48A至图48D)。

此外,优选以具有平坦顶面的方式形成绝缘体280。例如，可以使绝缘体280在形成后就具有平坦顶面。或者，例如，在形成后，也可以从顶面去除绝缘体等以使绝缘体280的顶面平行于衬底背面等基准面，而使绝缘体280具有平坦顶面。将这种处理称为平坦化处理。作为平坦化处理，例如可以进行化学机械抛光(CMP)处理、干蚀刻处理等。在本实施方式中，作为平坦化处理进行CMP处理。注意，绝缘体280的顶面不一定必须具有平坦性。

接着，在绝缘体280中形成到达氧化物530的区域231的开口(参照图49A至图49D)。利用光刻法形成该开口。在此，以导电体240可以接触于绝缘体274a及绝缘体274b的侧面的方式形成该开口。优选在几乎不对绝缘体274a及绝缘体274b进行蚀刻的条件下形成该开口，也就是说，绝缘体280的蚀刻速率优选大于绝缘体274a及绝缘体274b的蚀刻速率。在将绝缘体274a及绝缘体274b的蚀刻速率设定为1时，将绝缘体280的蚀刻速率优选设定为5以上，更优选为10以上。通过采用这种开口条件，可以自对准地将开口配置在区域231，因此可以制造微型晶体管。在光刻工序中，可以扩大导电体260_1及导电体260_2与开口的错位的容许范围，由此可以期待成品率的提高。

在此，可以利用如下方法对区域231进行离子注入：离子注入法；不进行质量分离而添加离子化了的源气体的离子掺杂法；等离子体浸没离子注入法等。因为是绝缘体280，所以离子不能到达开口处以外的氧化物230。也就是说，可以自对准地对开口进行离子注入。通过该离子注入，可以进一步提高开口的区域231的载流子密度，由此有时可以降低导电体240与区域231的接触电阻。

当利用离子掺杂法、等离子体浸没离子注入法进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。可以使用“离子”、“供体”、“受体”、“杂质”或“元素”等代替“掺杂剂”。

作为掺杂剂，可以使用形成氧空位的元素或者与氧空位键合的元素等。作为这种元素的典型例子，可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。

接着，形成成为导电体240的导电膜。成为导电体240的导电膜优选具有包括具有抑制水或氢等杂质透过的功能的导电体的叠层结构。例如，可以采用氮化钽、氮化钛等与钨、钼、铜等的叠层结构。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体240的导电膜。

接着，通过进行CMP处理去除绝缘体280上的成为导电体240的导电膜。其结果是，只在上述开口中留下上述导电膜，由此可以形成其顶面平坦的导电体240(参照图50A至图50D)。

此外，也可以在开口的侧壁部形成氧化铝，然后形成导电体240。通过在开口的侧壁部形成氧化铝，可以抑制来自外部的氧透过，而可以防止导电体240的氧化。此外，可以防止水、氢等杂质从导电体240扩散到外部。可以在通过利用ALD法等在开口中形成氧化铝之后进行各向异性蚀刻，来形成该氧化铝。

通过上述步骤，可以制造图29A至图29C所示的包括晶体管200a、晶体管200b、电容器100a及电容器100b的半导体装置。

(实施方式5)

在本实施方式中，参照图51及图52对半导体装置的一个方式进行说明。

[存储装置1]

图51所示的存储装置包括单元600a、单元600b及单元600c。单元600a包括晶体管200a、电容器100a及晶体管300a，单元600b包括晶体管200b、电容器100b及晶体管300b，单元600c包括晶体管200c、电容器100c及晶体管300c。图51是晶体管的沟道长度方向上的截面图。图52是沿着图51中的点划线W1-W2所示的部分的截面图。也就是说，图52是晶体管300b及其附近的晶体管300b的沟道宽度方向上的截面图。

晶体管200a、晶体管200b及晶体管200c是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200a、晶体管200b及晶体管200c的关态电流小，所以通过将晶体管200a、晶体管200b及晶体管200c用于存储装置，可以长期保持存储数据。换言之，因为不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。

在图51所示的存储装置中，布线1001与晶体管300a的源极和漏极中的一个电连接。布线1002与晶体管300a的源极和漏极中的另一个电连接。布线1003与晶体管200a的源极和漏极中的一个及晶体管200b的源极和漏极中的一个电连接。布线1004与晶体管200a的第一栅极电连接。布线1006与晶体管200a的第二栅极电连接。布线1005与电容器100a的一个电极电连接。

图51所示的存储装置能够保持晶体管300a、晶体管300b及晶体管300c的栅极的电位，因此可以进行数据的写入、保持以及读出。下面，以单元600a为例进行说明。

对数据的写入及保持进行说明。首先，将布线1004的电位设定为使晶体管200a开启的电位，而使晶体管200a开启。由此，布线1003的电位供应到与晶体管300a的栅极及电容器100a的一个电极彼此电连接的节点SN。换言之，对晶体管300a的栅极供应规定的电荷(写入)。这里，供应赋予不同电位电平的两种电荷(以下，称为低电平电荷、高电平电荷)中的一个。然后，通过将布线1004的电位设定为使晶体管200a关闭的电位，而使晶体管200a关闭。由此，电荷保持在节点SN(保持)。

在晶体管200a的关态电流较小时，节点SN的电荷被长时间保持。

接着，对数据的读出进行说明。在对布线1001供应规定的电位(恒电位)的状态下对布线1005供应适当的电位(读出电位)，由此布线1002的电位根据保持在节点SN的电荷量而变化。这是因为：在作为晶体管300a使用n沟道型晶体管的情况下，对晶体管300a的栅极施加高电平电荷时的外观上的阈值电压V_{th_H}低于对晶体管300a的栅极施加低电平电荷时的外观上的阈值电压V_{th_L}。在此，外观上的阈值电压是指为了使晶体管300a处于导通状态而需要的布线1005的电位。由此，通过将布线1005的电位设定为V_{th_H}与V_{th_L}之间的电位V₀，可以辨别供应到节点SN的电荷。例如，在写入时节点SN被供应高电平电荷，并且布线1005的电位为V₀(＞V_{th_H})的情况下，晶体管300a处于导通状态。另一方面，在写入时节点SN被供应低电平电荷的情况下，即便布线1005的电位为V₀(＜V_{th_L})，晶体管300a也保持非导通状态。因此，通过辨别布线1002的电位，可以读出节点SN所保持的数据。

〈存储装置1的结构〉

如图51所示，本发明的一个实施方式的存储装置包括单元600a、单元600b及单元600c。单元600a包括晶体管200a、电容器100a及晶体管300a。单元600b包括晶体管200b、电容器100b及晶体管300b。单元600c包括晶体管200c、电容器100c及晶体管300c。图51是晶体管的沟道长度方向上的截面图。图52是沿着图51中的点划线W1-W2的部分的截面图。也就是说，图52是晶体管300b及其附近的晶体管300b的沟道宽度方向上的截面图。此外，晶体管200a、晶体管200b、电容器100a及电容器100b的结构，可以参照上述实施方式。

晶体管300(晶体管300a、晶体管300b及晶体管300c)设置在衬底311上，并包括导电体316、绝缘体315、作为衬底311的一部分的半导体区域313、以及被用作源区域及漏区域的低电阻区域314a及低电阻区域314b。

如图52所示，晶体管300的半导体区域313的顶面及沟道宽度方向上的侧面隔着绝缘体315被导电体316覆盖。通过采用FIN型晶体管300，有效沟道宽度得到增大，从而能够提高晶体管300的通态特性。另外，由于可以增大栅电极的电场的影响，所以能够提高晶体管300的关态特性。

虽然在本实施方式中晶体管300为n沟道型晶体管，但是晶体管300可以为p沟道型晶体管或n沟道型晶体管。

半导体区域313的形成沟道的区域、其附近的区域、被用作源区域及漏区域的低电阻区域314a及314b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以包含包括锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、镓铝砷(GaAlAs)等的材料。可以包含对晶格施加应力改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的高电子迁移率晶体管(high electron mobility transistor：HEMT)。

低电阻区域314a及314b除了包含用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。

被用作栅电极的导电体316可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料形成。

另外，通过用于导电体的材料决定功函数，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等。此外，为了确保导电体的导电性和嵌入性，作为导电体优选使用钨、铝等金属材料的叠层。尤其是，在耐热性方面上优选使用钨。

注意，图51所示的晶体管300的结构只是一个例子，晶体管300的结构不局限于图示的结构，根据电路结构或驱动方法可以使用适当的晶体管。

以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。

绝缘体320、绝缘体322、绝缘体324及绝缘体326例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝或氮化铝等形成。

绝缘体322也可以被用作去除因设置在绝缘体322下方的晶体管300等而产生的台阶的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。

绝缘体324优选使用能够防止氢及杂质从衬底311或晶体管300等扩散到设置有晶体管200(晶体管200a、晶体管200b及晶体管200c)的区域中的具有阻挡性的膜形成。

作为对氢具有阻挡性的膜的例子，可以举出通过CVD法形成的氮化硅。有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管200与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是氢的脱离量少的膜。

氢的脱离量例如可以利用热脱附谱分析法(TDS)测量。例如，在膜表面温度为50℃至500℃的范围内，TDS分析中的换算为绝缘体324的每单位面积的氢分子的绝缘体324的氢脱离量为2×10¹⁵molecules/cm²以下，优选为1×10¹⁵molecules/cm²以下，更优选为5×10¹⁴molecules/cm²以下。

注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。当将介电常数低的材料用于层间膜时，可以减少布线之间的寄生电容。

在绝缘体320、绝缘体322、绝缘体324及绝缘体326中设置有与晶体管300电连接的导电体328、导电体330等。另外，导电体328及导电体330各自被用作插头或布线。有时由同一附图标记表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。也就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。

作为各插头及布线(例如，导电体328及导电体330)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层结构或叠层结构。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。

也可以在绝缘体326及导电体330上设置布线层。例如，在图51中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356被用作插头或布线。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。

另外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体形成。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以由阻挡层从晶体管200分离晶体管300，从而可以抑制氢从晶体管300扩散到晶体管200中。

注意，作为对氢具有阻挡性的导电体，例如可以使用氮化钽等。通过层叠氮化钽和导电性高的钨，可以在保持作为布线的导电性的状态下抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。

虽然在上文中说明了包括导电体356的布线层，但是本实施方式的存储装置不局限于此。存储装置既可以具有与包括导电体356的布线层同样的三个以下的布线层，又可以具有与包括导电体356的布线层同样的五个以上的布线层。

此外，可以在绝缘体354及导电体356上设置布线层。例如，在图51中依次层叠有包括绝缘体360、绝缘体362和导电体366的布线层以及包括绝缘体372、绝缘体374和导电体376的布线层。此外，也可以在包括绝缘体360、绝缘体362和导电体366的布线层与包括绝缘体372、绝缘体374和导电体376的布线层之间包括多个布线层。注意，导电体366及导电体376被用作插头或布线。此外，绝缘体360至绝缘体374可以使用与上述绝缘体同样的材料形成。

在绝缘体374上依次层叠有绝缘体380、绝缘体382及绝缘体384。作为绝缘体380、绝缘体382及绝缘体384中的任何一个，优选使用对氧或氢具有阻挡性的物质。另外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体286。导电体286被用作插头或布线。此外，导电体286可以使用与导电体328及导电体330同样的材料形成。

在绝缘体384上依次层叠有绝缘体210及绝缘体212。作为绝缘体210及绝缘体212中的任何一个，优选使用对氧或氢具有阻挡性的物质。

绝缘体210例如优选使用防止氢及杂质从衬底311或形成有晶体管300的区域等扩散到形成有晶体管200的区域中的具有阻挡性的膜形成。因此，绝缘体210可以使用与绝缘体324同样的材料形成。

作为对氢具有阻挡性的膜的例子，可以举出通过CVD法沉积的氮化硅。有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管200与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是氢的脱离量少的膜。

例如，作为用于绝缘体210的对氢具有阻挡性的膜，优选使用氧化铝、氧化铪、氧化钽等金属氧化物。

尤其是，氧化铝具有防止氧及导致晶体管的电特性变动的氢、水分等杂质的透过的高阻挡效果。因此，在晶体管的制造工序中及制造工序之后，使用氧化铝而可以防止氢、水分等杂质混入晶体管200中。另外，可以抑制氧从晶体管200中的氧化物释放。因此，氧化铝适合用作晶体管200的保护膜。

例如绝缘体212可以使用与绝缘体320同样的材料形成。当将介电常数相对低的材料用于层间膜时，可以减少布线之间的寄生电容。例如，作为绝缘体212，可以使用氧化硅膜或氧氮化硅膜。

在绝缘体210、绝缘体212、绝缘体214及绝缘体216中设置有被用作与晶体管200或晶体管300电连接的插头或布线的导电体以及包括在晶体管200的导电体等。被用作与晶体管200或晶体管300电连接的插头或布线的导电体可以使用与导电体328及导电体330同样的材料形成。

尤其是，导电体218的与绝缘体210及214接触的一部分优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与200完全分离。其结果是，可以抑制氢从晶体管300扩散到晶体管200中。

在绝缘体212上设置有晶体管200、电容器100(电容器100a、电容器100b及电容器100c)。作为晶体管200、电容器100的结构，可以使用上述实施方式所说明的晶体管200及电容器100的结构。注意，图51所示的晶体管200及电容器100的结构是一个例子而不局限于图示的结构，可以根据电路结构或驱动方法使用适当的晶体管。

以上是对结构例子的说明。通过采用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动且提高可靠性。可以提供一种通态电流大的包含氧化物半导体的晶体管。可以提供一种关态电流小的包含氧化物半导体的晶体管。可以提供一种低功耗的半导体装置。

〈存储装置2的结构〉

图53A是包括电容器100a、电容器100b、晶体管200a、晶体管200b及晶体管400的存储装置的截面图。注意，在图53A和图53B所示的半导体装置中，对具有与上述实施方式及〈存储装置1的结构〉所示的半导体装置及存储装置的构成要素相同的功能的构成要素附加相同附图标记。

如图53A所示，本发明的一个实施方式的存储装置包括晶体管400、晶体管200a、晶体管200b、电容器100a及电容器100b。晶体管400、晶体管200a、晶体管200b、电容器100a及电容器100b配置在相同的层中。

此外，作为晶体管200a、晶体管200b、电容器100a及电容器100b，可以使用上述实施方式及图29A至图29D所说明的半导体装置所包括的电容器及晶体管。注意，图53A和图53B所示的电容器100a、电容器100b、晶体管200a、晶体管200b及晶体管400只是一个例子，不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。例如，除了晶体管200a、晶体管200b、电容器100a及电容器100b的单层之外还可以采用各自包括晶体管200a、晶体管200b、电容器100a及电容器100b的层的叠层。图54示出具有n+1层的叠层结构的晶体管200a、晶体管200b、电容器100a及电容器100b的截面图。如图54所示，通过层叠多个晶体管200a、晶体管200b、电容器100a及电容器100b，可以集成地配置存储装置而没有增大存储装置的占有面积。也就是说，可以提供3D结构的存储装置。

晶体管400与晶体管200形成在相同的层中，由此可以同时制造它们。晶体管400包括：被用作第一栅电极的导电体460；被用作第二栅电极的导电体405；与导电体460接触的绝缘体470及绝缘体472；绝缘体470上的绝缘体471；在导电体460的侧面上隔着绝缘体472设置的绝缘体475；与绝缘体475接触的绝缘体474；被用作栅极绝缘层的绝缘体220、绝缘体222、绝缘体450及绝缘体452；绝缘体424(绝缘体424a及绝缘体424b)；包括形成沟道的区域的氧化物430d；被用作源极和漏极中的一个的氧化物431b及氧化物431c；以及被用作源极和漏极中的另一个的氧化物432b及氧化物432c。此外，被用作第二栅电极的导电体405与被用作布线的导电体403电连接。

在晶体管400中，导电体405是与导电体205相同的层。绝缘体424是与绝缘体224相同的层。氧化物431a及氧化物432a是与氧化物530a相同的层，氧化物431b及氧化物432b是与氧化物530b相同的层，氧化物431c及氧化物432c是与氧化物530c相同的层。氧化物430d是与氧化物530d(氧化物530_d1及氧化物530_d2)相同的层。绝缘体450是与绝缘体250a及绝缘体250b相同的层。绝缘体452是与绝缘体252a及绝缘体252b相同的层。导电体460是与导电体260_1及导电体260_2相同的层。绝缘体470是与绝缘体270a及绝缘体270b相同的层。绝缘体472是与绝缘体272a及绝缘体272b相同的层。绝缘体474是与绝缘体274a及绝缘体274b相同的层。绝缘体475是与绝缘体275a及绝缘体275b相同的层。

与氧化物230等同样，在被用作晶体管400的活性层的氧化物430d中，减少了氧空位和氢或水等杂质。因此，可以使晶体管400的阈值电压大于0V，减少关态电流，使第二栅极电压及第一栅极电压为0V时的漏极电流非常小。

通过采用本结构，在包括含有氧化物半导体的晶体管的半导体装置中，可以抑制电特性的变动并提高可靠性。在使用含有氧化物半导体的晶体管的半导体装置中可以降低功耗。此外，在使用含有氧化物半导体的晶体管的半导体装置中，可以实现微型化或高集成化。此外，可以高生产率地提供一种微型化或高集成化的半导体装置。

以上，本实施方式所示的结构、方法等可以适当地与其他实施方式所示的结构、方法等组合。

(实施方式6)

在本实施方式中，参照图55、图56A和图56B以及图57至图62，作为本发明的一个实施方式的包括将氧化物用于半导体的晶体管(以下称为OS晶体管)及电容器的存储装置的一个例子，对NOSRAM(注册商标)进行说明。NOSRAM是“nonvolatile oxide semiconductor RAM”的简称，指具有增益单元型(2T型或3T型)存储单元的RAM。

将存储单元中使用OS晶体管的存储装置(以下称为OS存储器)用于NOSRAM。OS存储器是至少包括电容器和控制该电容器的充放电的OS晶体管的存储器。OS晶体管的关态电流极小，因此OS存储器具有优良的保持特性而可以用作非易失性存储器。

〈〈NOSRAM〉〉

图55示出NOSRAM的结构例子。图55所示的NOSRAM1600包括存储单元阵列1610、控制器1640、行驱动器1650、列驱动器1660、读出电路1670。

存储单元阵列1610包括如图56A所示那样的多个存储单元1611、多个字线WWL、RWL、位线WBL、RBL、源极线SL、布线BGL。字线WWL被用作写入字线，字线RWL被用作读出字线。位线WBL被用作写入位线，位线RBL被用作读出位线。在此，字线WWL和位线WBL优选以彼此垂直交叉的方式延伸。此外，字线RWL和位线RBL优选以彼此垂直交叉的方式延伸。存储单元1611包括存储单元1611a及存储单元1611b。

在NOSRAM1600中，存储单元1611a及存储单元1611b分别可以储存二值的数据或多值的数据。当NOSRAM1600具有在存储单元1611a及存储单元1611b中分别储存6位(64值)的数据的结构时，例如，可以在一个存储单元1611中储存12位(64×64值)的数据。当在存储单元1611a及存储单元1611b中分别储存多值的数据时，优选在列驱动器1660中设置将数字数据转换为模拟电压的数字-模拟转换电路(DAC)并且在读出电路1670中设置将模拟电压转换为数字数据的模拟-数字转换电路(ADC)。

控制器1640控制整个NOSRAM1600，并进行数据WDA的写入及数据RDA的读出。控制器1640对来自外部的指令信号(例如，芯片使能信号、写入使能信号等)进行处理而生成行驱动器1650、列驱动器1660及读出电路1670的控制信号。

行驱动器1650具有选择要访问的存储单元行的功能。行驱动器1650包括行解码器1651及字线驱动器1652。例如，字线驱动器1652具有选择字线WWL及字线RWL的功能等。这里，存储单元行是与相同的字线WWL(或字线RWL)连接的多个存储单元。

列驱动器1660按各位线WBL驱动存储单元列。列驱动器1660包括列解码器1661及写入驱动器1662。写入驱动器1662具有选择位线WBL的功能、对选择的位线WBL输入写入电压的功能等。注意，存储单元列是与相同的位线WBL(或位线RBL)连接的多个存储单元。

读出电路1670具有对位线RBL进行预充电的功能、使位线RBL处于电浮动状态的功能、对源极线SL供应电位的功能等。读出电路1670包括对位线RBL的电位与参考电位进行比较而输出数据的读出放大器电路、以及保持输出数据的输出缓冲器等。

本实施方式所示的行驱动器1650、列驱动器1660及读出电路1670的结构不局限于上述结构。根据存储单元阵列1610的结构或驱动方法，可以改变上述驱动器及与该驱动器连接的布线的配置，也可以改变或追加上述驱动器及与该驱动器连接的布线的功能。例如，可以使源极线SL具有上述位线WBL的功能的一部分。

〈存储单元〉

图56A是示出存储单元1611的结构例子的电路图。如上述实施方式所示，存储单元1611包括2T型增益单元的存储单元1611a及存储单元1611b。虽然上述实施方式中的单元包括共同使用源电极或漏电极的两个OS晶体管，但是本实施方式中的单元包括共同使用各自的一个电极的两个电容器。存储单元1611电连接于字线WWLa、WWLb、RWL、位线WBL、RBLa、RBLb、源极线SL、布线BGL。在图56A中，对与存储单元1611a或存储单元1611b连接的布线及电路元件的附图标号追加“a”或“b”。

存储单元1611a包括节点SNa、OS晶体管MO61a、晶体管MP61a、电容器C61a。存储单元1611b包括节点SNb、OS晶体管MO61b、晶体管MP61b、电容器C61b。

在存储单元1611a中，晶体管MP61a的栅极、OS晶体管MO61a的源极和漏极中的一个和电容器C61a的一个电极在节点SNa处电连接。位线WBL与OS晶体管MO61a的源极和漏极中的另一个电连接。字线WWLa与OS晶体管MO61a的栅极电连接。此外，布线BGL与OS晶体管MO61a的底栅极电连接。布线RBLa与晶体管MP61a的漏极电连接。布线SL与晶体管MP61a的源极电连接。字线RWL与电容器C61a的另一个电极电连接。

存储单元1611b可以以相对于字线RWL与存储单元1611a对称的方式设置。由此，在存储单元1611b中，晶体管MP61b的栅极、OS晶体管MO61b的源极和漏极中的一个和电容器C61b的一个电极在节点SNb处电连接。位线WBL与OS晶体管MO61b的源极和漏极中的另一个电连接。字线WWLb与OS晶体管MO61b的栅极电连接。布线BGL与OS晶体管MO61b的底栅极电连接。布线RBLb与晶体管MP61b的漏极电连接。布线SL与晶体管MP61b的源极电连接。此外，字线RWL与电容器C61b的另一个电极电连接。

OS晶体管MO61a、MO61b是写入晶体管。晶体管MP61a、MP61b是读出晶体管，例如由p沟道型Si晶体管形成。电容器C61a、C61b是用来保持节点SNa及节点SNb的电压的存储电容器。节点SNa、SNb是保持数据的节点。节点SNa相当于晶体管MP61a的栅极，节点SNb相当于晶体管MP61b的栅极。

由于存储单元1611的写入晶体管是OS晶体管MO61a及OS晶体管MO61b，所以NOSRAM1600可以长时间地保持数据。

图56B所示的存储单元1612是存储单元1611的变形例，在存储单元1612a中使用n沟道型晶体管MN61a代替读出晶体管，在存储单元1612b中使用n沟道型晶体管MN61b代替读出晶体管。晶体管MN61a及晶体管MN61b可以为OS晶体管或Si晶体管。

此外，作为设置在存储单元1611、1612中的OS晶体管，只要能够得到充分的电特性就可以使用没有底栅极的晶体管。

虽然在本实施方式中作为存储单元1611及存储单元1612示出2T型存储单元，但是存储单元1611及存储单元1612不局限于此，例如，可以是3T型存储单元。

〈NOR型存储单元阵列〉

下面，作为存储单元阵列1610的一个例子，对存储单元1611与位线RBL并联连接的所谓的NOR型存储装置进行说明。

图57是示出NOR型存储单元阵列1610的结构例子的电路图。图57所示的存储单元阵列1610包括3×3个存储单元1611、源极线SL、位线RBL1至RBL6、位线WBL1至WBL3、字线WWL1至WWL6、字线RWL1至RWL3、布线BGL以及OS晶体管HO61。存储单元1611各自具有与图56A所示的电路图同样的结构。注意，图57示出3×3个存储单元1611的例子，但是本实施方式所示的存储装置不局限于此，可以适当地设定存储单元阵列1610所包括的存储单元1611的数量及布线的数量。此外，可用于NOR型存储单元阵列1610的存储单元不局限于存储单元1611，可以根据存储单元阵列1610的结构或驱动方法适当地改变。例如，也可以在NOR型存储单元阵列1610中使用存储单元1612。

在此，位线RBL1至RBL6及位线WBL1至WBL3与字线WWL1至WWL6及字线RWL1至RWL3以彼此垂直交叉的方式延伸。

虽然源极线SL彼此电隔离，但是本发明的一个实施方式不局限于此。例如，源极线SL也可以在平行于字线或位线的方向上延伸并彼此连接。

布线BGL通过OS晶体管HO61电连接到各存储单元1611的OS晶体管MO61a、MO61b的底栅极。OS晶体管HO61具有与上述实施方式所示的晶体管400同样的结构，其顶栅极及底栅极与源极进行二极管连接，该源极电连接到各存储单元1611的OS晶体管MO61a、MO61b的底栅极。由此，可以控制各存储单元1611的OS晶体管MO61a、MO61b的底栅极的电压，而可以控制OS晶体管MO61a、MO61b的阈值电压。在本实施方式中，通过布线BGL对各存储单元1611的OS晶体管MO61a、MO61b的底栅极供应负电位，来降低OS晶体管MO61a、MO61b的Icut，使OS晶体管MO61a、MO61b具有常关闭特性。在此，Icut是指晶体管的栅极电压为0V时的漏极电流。注意，本实施方式不局限于上述结构，例如也可以根据存储单元阵列1610的各布线的状态改变布线BGL的电位。在此情况下，可以以在平行于字线或位线的方向上延伸且按各存储单元行或存储单元列彼此分离的方式设置布线BGL。OS晶体管HO61也可以设置在存储单元阵列1610的外部。如上所述，通过使用OS晶体管HO61，可以在没有供电的状态下进行长时间的数据保持。由此，可以提供一种刷新工作的频率低或者不需要刷新工作的存储装置。

下面，以与位线WBL1电连接的存储单元列(存储单元1611_1、1611_2、1611_3)为例进行说明。存储单元1611_1包括存储单元1611a及存储单元1611b，存储单元1611_2包括存储单元1611c及存储单元1611d，存储单元1611_3包括存储单元1611e及存储单元1611f。对存储单元1611a至存储单元1611f中的任一个所包括的电路元件的附图标号追加“a”至“f”中的任一个。

字线WWL1至WWL6分别电连接到存储单元1611a至存储单元1611f。字线RWL1至RWL3分别电连接到存储单元1611_1至存储单元1611_3。在存储单元1611_1中，存储单元1611a的电容器C61a和存储单元1611b的电容器C61b共同使用字线RWL1。存储单元1611_2、1611_3也与此相同。

位线WBL1通过接触部电连接到存储单元1611a至存储单元1611f。在此，存储单元1611b和存储单元1611c共同使用位线WBL的接触部。存储单元1611d和存储单元1611e也与此相同。此外，位线RBL1电连接到存储单元1611a、1611c、1611e。位线RBL2电连接到存储单元1611b、1611d、1611f。

图58是示出存储单元1611a、1611b、1611c的截面图。存储单元1611a、1611b、1611c具有与图51所示的存储装置同样的结构。换言之，电容器C61a、C61b、C61c具有与电容器100c、100b、100a同样的结构，OS晶体管MO61a、MO61b、MO61c具有与晶体管200c、200b、200a同样的结构，晶体管MP61a、MP61b、MP61c具有与晶体管300c、300b、300a同样的结构。但是，在图58中，在绝缘体280及导电体240上配置导电体256。图58示出以对应图57所示的电路图的存储单元列的方式将图51的结构反转而得到的结构。

例如，导电体130a在存储单元1611a中延伸并被用作字线RWL1，导电体260_1在存储单元1611a中延伸并被用作字线WWL1，与导电体205_1的底面接触的导电体203_1在存储单元1611a中延伸并被用作布线BGL。在存储单元1611b中也与此相同地设置有字线WWL2及布线BGL。在此，存储单元1611a和存储单元1611b共同使用被用作字线RWL1的导电体130a。通过使存储单元1611a和存储单元1611b共同使用字线RWL1，可以减小存储单元1611a与存储单元1611b间的距离，而可以减小存储单元1611_1的俯视时的占有面积。由此，可以实现进一步高集成化的本实施方式的存储装置，从而可以增大每单位面积的存储容量。在存储单元1611c中也与此同样地设置有字线RWL2、字线WWL3及布线BGL。

在存储单元1611a中，图58所示的低电阻区域314a被用作晶体管MP61a的漏极，并通过导电体328及导电体330电连接到位线RBL1。低电阻区域314b被用作晶体管MP61a的源极，并通过导电体328及导电体330电连接到源极线SL。在存储单元1611b中也与此相同地设置有位线RBL2及源极线SL，在存储单元1611c中也与此相同地设置有位线RBL1及源极线SL。

导电体256延伸且用作位线WBL1。导电体240被用作位线WBL1的接触部。在此，OS晶体管MO61b和OS晶体管MO61c共同使用导电体240。通过使存储单元1611b和存储单元1611c共同使用位线WBL1的接触部，可以减少位线WBL1的接触部的数量，而可以减小存储单元1611_1及存储单元1611_2的俯视时的占有面积。由此，可以实现进一步高集成化的本实施方式的存储装置，从而可以增大每单位面积的存储容量。

接着，对图57所示的NOR型存储单元阵列1610的写入工作及读出工作进行说明。下面，作为图57所示的存储单元阵列1610的写入工作及读出工作的例子，参照图59所示的时序图说明：对存储单元1611a写入数据“0”且对存储单元1611b写入数据“1”的写入工作；以及同时读出写入在存储单元1611a中的数据及存储单元1611b中的数据的读出工作。在下文中，在对节点SNa(节点SNb)供应电位VDD时被保持的数据为数据“1”，在对节点SNa(节点SNb)供应电位VSS时被保持的数据为数据“0”。

首先，说明写入工作。写入工作在图59所示的时序图的期间T1至T7中进行。在包括图57所示的NOR型存储单元阵列1610的存储装置中，按各存储单元行进行写入工作。因此，在下述的对存储单元1611a及存储单元1611b的写入工作中，可以同时对包括存储单元1611a的存储单元行及包括存储单元1611b的存储单元行写入数据。

期间T1是待机状态，没有选择任何存储单元行。在该期间，对字线WWL1、WWL2供应使OS晶体管MO61a成为关闭状态的电位VSSW。此外，对位线WBL1供应对应于数据“0”的电位VSS。此外，不管保持在节点SNa(节点SNb)的电荷如何，都对字线RWL1供应能够使晶体管MP61a(晶体管MP61b)成为关闭状态的电位VDDR。由此，晶体管MP61a(晶体管MP61b)成为关闭状态，而存储单元1611a(存储单元1611b)成为非选择状态。在此，电位VSSW可以为电位VSS以下的电位，电位VDDR是大于电位VDD的电位。在写入期间中，位线RBL1、RBL2及源极线SL持续被供应电位VSSO。此外，节点SNa及节点SNb的电位依赖于期间T1以前保持的数据，由此在图59中以阴影线部的区域表示该电位。

在期间T2，选择字线WWL1，对与字线WWL1连接的存储单元行进行数据写入。对位线WBL1供应对应于数据“0”的电位VSS。对字线WWL1供应使OS晶体管MO61a成为导通状态的电位VDDW，使OS晶体管MO61a成为导通状态。此时，对字线RWL1供应读出电位VSSR。由此，存储单元1611a的节点SNa被供应位线WBL1的电位VSS，该节点SNa被供应对应于数据“0”的电荷。如此，可以对存储单元1611a的节点SNa写入数据“0”。在此，电位VDDW为大于电位VDD的电位。电位VSSR为等于电位VSS的电位。

在期间T2，不被选择的字线WWL2至WWL6持续被供应电位VSSW，OS晶体管MO61b至MO61f持续处于关闭状态。因此，可以防止在期间T2对与字线WWL2至WWL6连接的存储单元行写入错误的数据。

在期间T3，结束对与字线WWL1连接的存储单元行的数据写入。对字线WWL1供应使OS晶体管MO61a成为关闭状态的电位VSSW，使OS晶体管MO61a成为关闭状态。如此，可以在存储单元1611a的节点SNa保持对应于数据“0”的电荷。

与期间T1同样，期间T4是待机状态，没有选择任何存储单元行。各布线的电位也恢复到在期间T1供应的电位。但是，为了下一个期间T5，对位线WBL1供应对应于数据“1”的电位VDD。

在期间T5，选择字线WWL2，对与字线WWL2连接的存储单元行进行数据写入。对字线WWL2供应使OS晶体管MO61b成为导通状态的电位VDDW，使OS晶体管MO61b成为导通状态。此时，对字线RWL1供应读出电位VSSR。由此，存储单元1611b的节点SNb被供应位线WBL1的电位VDD，该节点SNb被供应对应于数据“1”的电荷。如此，可以对存储单元1611b的节点SNb写入数据“1”。

在期间T5，不被选择的字线WWL1、WWL3至WWL6持续被供应电位VSSW，OS晶体管MO61a、MO61c至MO61f持续处于关闭状态。因此，可以防止在期间T5中对与字线WWL1、WWL3至WWL6连接的存储单元行写入错误的数据。

在期间T6，结束对与字线WWL2连接的存储单元行的数据写入。对字线WWL2供应使OS晶体管MO61b成为关闭状态的电位VSSW，使OS晶体管MO61b成为关闭状态。如此，可以在存储单元1611b的节点SNb保持对应于数据“1”的电荷。

与期间T1同样，期间T7是待机状态，没有选择任何存储单元行。各布线的电位也恢复到在期间T1供应的电位。

如此，可以进行对存储单元1611a写入数据“0”并对存储单元1611b写入数据“1”的写入工作。

接着，说明读出工作。读出工作在图59所示的时序图的期间T8至T10中进行。在包括图57所示的NOR型存储单元阵列1610的存储装置中，按各存储单元行进行读出工作。因此，在读出下述的存储单元1611a的数据及存储单元1611b的数据时，可以同时读出包括存储单元1611a的存储单元行及包括存储单元1611b的存储单元行的数据。

与期间T1同样，期间T8是待机状态，没有选择任何存储单元行。各布线的电位与在期间T7供应的电位相同。但是，为了下一个期间T9，对源极线SL供应电位VDDO。在此，电位VDDO是在储存有数据“0”时对位线RBL供应的电位，电位VSSO是在储存有数据“1”时对位线RBL供应的电位。电位VDDO可以不同于电位VDD。电位VSSO可以不同于电位VSS。在读出期间中，字线WWL1、WWL2及位线WBL1持续被供应电位VSSW或电位VSS。

在期间T9，选择字线RWL1，进行从与字线RWL1连接的存储单元行的读出。对字线RWL1供应读出电位VSSR。在此，读出电位VSSR是如下电位：当保持在节点SNa(节点SNb)的电荷对应于数据“1”时使晶体管MP61a(晶体管MP61b)成为关闭状态，当所保持的电荷对应于数据“0”时使晶体管MP61a(晶体管MP61b)成为导通状态。由于节点SNa保持有对应于数据“0”的电荷，所以晶体管MP61a成为导通状态，源极线SL与位线RBL1电连接，位线RBL1被供应电位VDDO。此外，由于节点SNb保持有对应于数据“1”的电荷，所以晶体管MP61b成为关闭状态，源极线SL与位线RBL2没有电连接，由此位线RBL2被供应电位VSSO。通过使用读出电路1670读出位线RBL1、RBL2的电位，可以读出保持在存储单元1611a中的数据及存储单元1611b中的数据。

在期间T9，不管保持在节点SNc至SNf的电荷如何，不被选择的字线RWL2、RWL3都持续被供应能够使晶体管MP61c至MP61f成为关闭状态的电位VDDR，由此晶体管MP61c至MP61f保持为关闭状态。由此，可以防止在期间T9中通过位线RBL1、RBL2读出错误的数据。

与期间T1同样，期间T10是待机状态，没有选择任何存储单元行。各布线的电位也恢复到在期间T1供应的电位。

通过上述步骤，可以进行同时读出写入在存储单元1611a中的数据及写入在存储单元1611b中的数据的读出工作。如上所述，在本实施方式所示的存储装置中，可以同时读出两个存储单元行的数据，从而可以实现读出的高速化。

<NAND型存储单元阵列>

以上，对存储单元1611与位线RBL并联连接的NOR型存储装置进行说明，但是本实施方式所示的存储装置不局限于此。下面，作为存储单元阵列1610的其他的一个例子，对在位线RBL与源极线SL之间存储单元1612的晶体管MN61a(晶体管MN61b)串联连接的所谓的NAND型存储装置进行说明。

图60是示出NAND型存储单元阵列1610的结构例子的电路图。图60所示的存储单元阵列1610包括3×3个存储单元1612、源极线SL1至SL6、位线RBL1至RBL6、位线WBL1至WBL3、字线WWL1至WWL6、字线RWL1至RWL3、布线BGL、布线SEL、OS晶体管HO61以及晶体管SN61(晶体管SN61a、SN61b等)。存储单元1612各自具有与图56B所示的电路图同样的结构。注意，图60示出3×3个存储单元1612的例子，但是本实施方式所示的存储装置不局限于此，可以适当地设定存储单元阵列1610所包括的存储单元1612的数量及布线的数量。此外，可用于NAND型存储单元阵列1610的存储单元不局限于存储单元1612，可以根据存储单元阵列1610的结构或驱动方法适当地改变。例如，也可以在NAND型存储单元阵列1610中使用存储单元1611。

在此，位线WBL1至WBL3与字线WWL1至WWL6及字线RWL1至RWL3以彼此垂直交叉的方式延伸。

此外，通过晶体管SN61a、晶体管MN61a、MN61c、MN61e彼此电连接的位线RBL1及源极线SL1也在与字线RWL1等垂直交叉的方向上延伸。位线RBL2至RBL6、源极线SL2至SL6也与此相同。

晶体管SN61设置在位线RBL与存储单元1612之间。晶体管SN61的栅极与布线SEL电连接。布线SEL在与布线RWL平行的方向上延伸地配置。虽然在图60中示出3×3个存储单元1612，但是存储单元阵列1610优选形成有各自具有与图60同样的结构的多个区块。在此，晶体管SN61被用作在读出工作时从上述多个区块中选择区块的选择晶体管。在进行图60所示的区块的读出的情况下，通过利用布线SEL使晶体管SN61成为导通状态，可以将位线RBL1至RBL6连接到存储单元1612所包括的读出晶体管，而开始读出工作。

布线BGL及OS晶体管HO61可以参照图57的记载。

下面，以与位线WBL1电连接的存储单元列(存储单元1612_1、1612_2、1612_3)为例进行说明。存储单元1612_1包括存储单元1612a及存储单元1612b，存储单元1612_2包括存储单元1612c及存储单元1612d，存储单元1612_3包括存储单元1612e及存储单元1612f。对存储单元1612a至存储单元1612f中的任一个所包括的电路元件的附图标号追加“a”至“f”中的任一个。

字线WWL1至WWL6、字线RWL1至RWL3、位线WBL1可以参照关于图57的记载。

位线RBL1通过晶体管SN61a、晶体管MN61a、MN61c、MN61e电连接到源极线SL1。晶体管SN61a、晶体管MN61a、MN61c、MN61e通过其源极和漏极彼此串联连接。位线RBL2通过晶体管SN61b、晶体管MN61b、MN61d、MN61f电连接到源极线SL2。晶体管SN61b、晶体管MN61b、MN61d、MN61f通过其源极和漏极彼此串联连接。

图61是示出存储单元1612a、1612b、1612c的截面图。存储单元1612a、1612b、1612c具有与图51所示的存储装置的单元同样的结构。换言之，电容器C61a、C61b、C61c具有与电容器100c、100b、100a同样的结构，OS晶体管MO61a、MO61b、MO61c具有与晶体管200c、200b、200a同样的结构，晶体管MN61a、MN61c具有与晶体管300c、300a同样的结构。注意，在图61中，在绝缘体280及导电体240上配置导电体256。图61示出以对应图60所示的电路图的存储单元列的方式将图51的结构反转而得到的结构。此外，在图61中示出位线RBL1与源极线SL1之间的晶体管,而不示出位线RBL2与源极线SL2之间的晶体管。

例如，导电体130a在存储单元1612a中延伸并被用作字线RWL1，导电体260_1在存储单元1612a中延伸并被用作字线WWL1，与导电体205_1的底面接触的导电体203_1在存储单元1612a中延伸并被用作布线BGL。在存储单元1612b中也与此相同地设置有字线WWL2及布线BGL。在此，存储单元1612a和存储单元1612b共同使用被用作字线RWL1的导电体130a。由于存储单元1612a和存储单元1612b共同使用字线RWL1，因此可以减小存储单元1612a与存储单元1612b间的距离，而可以减小存储单元1612_1的俯视时的占有面积。由此，可以实现进一步高集成化的本实施方式的存储装置，从而可以增大每单位面积的存储容量。在存储单元1612c中也与此同样地设置有字线RWL2、字线WWL3及布线BGL。

导电体256延伸且用作位线WBL1。导电体240被用作位线WBL1的接触部。在此，OS晶体管MO61b和OS晶体管MO61c共同使用导电体240。如此，通过使存储单元1612b和存储单元1612c共同使用位线WBL1的接触部，可以减少位线WBL1的接触部的数量，而可以减小存储单元1612_1及存储单元1612_2的俯视时的占有面积。由此，可以实现进一步高集成化的本实施方式的存储装置，从而可以增大每单位面积的存储容量。

图61所示的低电阻区域314a被用作晶体管SN61a的源极以及晶体管MN61a的漏极。低电阻区域314b被用作晶体管MN61a的源极以及晶体管MN61c的漏极。晶体管MN61c的源极通过晶体管MN61e、导电体328及导电体330电连接到源极线SL1。

被用作晶体管SN61a的漏极的低电阻区域314c通过导电体328及导电体330电连接到位线RBL1。晶体管SN61a的栅极通过导电体328及导电体330电连接到布线SEL。

接着，对图60所示的NAND型存储单元阵列1610的写入工作及读出工作进行说明。下面，作为图60所示的存储单元阵列1610的写入工作及读出工作的例子，参照图62所示的时序图说明：对存储单元1612a写入数据“0”，对存储单元1612b写入数据“1”的写入工作；以及同时读出写入在存储单元1612a及存储单元1612b中的数据的读出工作。

图62所示的时序图的各种电位的详细内容可以参照图59所示的时序图的记载。但是，与存储单元1611不同，在存储单元1612中作为读出晶体管使用n沟道型晶体管。因此，在图62所示的时序图中，电位VDDR是不管保持在节点SNa(节点SNb)的电荷如何都能够使晶体管MN61a(晶体管MN61b)成为导通状态的电位。此外，在图62所示的时序图中，读出电位VSSR是如下电位：当保持在节点SNa(节点SNb)的电荷对应数据“1”时使晶体管MN61a(晶体管MN61b)成为导通状态，当所保持的电荷对应数据“0”时使晶体管MN61a(晶体管MN61b)成为关闭状态。此外，在图62所示的时序图中，电位VSSO是在储存有数据“0”时对位线RBL供应的电位，电位VDDO是在储存有数据“1”时对位线RBL供应的电位。

写入工作在图62所示的时序图的期间T1至T5中进行。在包括图60所示的NAND型存储单元阵列1610的存储装置中，按各存储单元行进行写入工作。因此，在下述的对存储单元1612a及存储单元1612b的数据写入工作中，可以同时对包括存储单元1612a的存储单元行及包括存储单元1612b的存储单元行写入数据。

图60所示的NAND型存储单元阵列的写入工作可以以与图57所示的NOR型存储单元阵列的写入工作同样的方式进行。因此，图62所示的时序图的期间T1至T5的写入工作可以参照图59所示的时序图的期间T1至T7的写入工作的记载。在图62所示的时序图的写入期间中，将字线RWL1的电位保持为电位VSSR，由此只在图62的期间T3中可以进行图59的期间T3及期间T4的工作，并只在图62的期间T5中可以进行图59的期间T6及期间T7的工作。

接着，说明读出工作。读出工作在图62所示的时序图的期间T6至T8中进行。在包括图60所示的NAND型存储单元阵列1610的存储装置中，按各存储单元行进行读出工作。因此，在下述的对存储单元1612a及存储单元1612b的读出工作中，可以同时读出包括存储单元1612a的存储单元行及包括存储单元1612b的存储单元行的数据。

与期间T1同样，期间T6是待机状态，没有选择任何存储单元行。各布线的电位与在期间T5供应的电位相同。但是，为了下一个期间T7，对源极线SL1、SL2供应电位VDDO。此外，在读出期间中，字线WWL1、WWL2及位线WBL1持续被供应电位VSSW或电位VSS。

在期间T7，选择字线RWL1，进行从与字线RWL1连接的存储单元行的读出。对布线SEL供应使晶体管SN61a、SN61b等成为导通状态的电位VDD，因此使与布线SEL连接的晶体管SN61成为导通状态，来选择图60所示的区块，而可以开始读出工作。

与不进行读出的存储单元行连接的字线RWL2、RWL3被供应电位VDDR，使晶体管MN61c至MN61f成为导通状态。在此，与进行读出的存储单元行连接的字线RWL1被供应电位VSSR，由此，位线RBL1与源极线SL1间的导电率根据节点SNa所保持的数据而决定，同样地，位线RBL2与源极线SL2间的导电率根据节点SNb所保持的数据而决定。由于节点SNa保持有对应于数据“0”的电荷，所以晶体管MN61a成为关闭状态，源极线SL1与位线RBL1没有电连接，由此位线RBL1被供应电位VSSO。此外，由于节点SNb保持有对应于数据“1”的电荷，所以晶体管MN61b成为导通状态，源极线SL2与位线RBL2电连接，位线RBL2被供应电位VDDO。通过使用读出电路1670读出位线RBL1、RBL2的电位，可以读出保持在存储单元1612a中的数据及保持在存储单元1612b中的数据。

与期间T1同样，期间T8是待机状态，没有选择任何存储单元行。各布线的电位也恢复到在期间T1供应的电位。

通过上述步骤，可以进行同时读出写入在存储单元1612a中的数据及写入在存储单元1612b中的数据的读出工作。如上所述，在本实施方式所示的存储装置中，可以同时读出两个存储单元行的数据，从而可以实现读出的高速化。

在本实施方式所示的存储装置中，通过电容器C61a或电容器C61b的充放电来改写数据，所以理论上对NOSRAM1600的改写次数没有限制，而且可以以低能耗进行数据的写入以及读出。另外，由于可以长时间地保持数据，由此可以降低刷新频率。

当将上述实施方式所示的半导体装置用于存储单元1611或存储单元1612时，作为OS晶体管MO61a、MO61b可以使用晶体管200b、200c，作为电容器C61a、C61b可以使用电容器100b、100c，作为晶体管MP61a、MP61b、MN61a、MN61b可以使用晶体管300b、300c。由此，可以缩小由一个晶体管和一个电容器构成的各组的俯视时的占有面积，因此可以实现本实施方式的存储装置的进一步高集成化。因此，可以增加本实施方式的存储装置的每单位面积的存储容量。

本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。

(实施方式7)

在本实施方式中，参照图63对采用上述实施方式的半导体装置的AI系统进行说明。

图63是示出AI系统4041的结构例子的方框图。AI系统4041包括运算部4010、控制部4020以及输入/输出部4030。

运算部4010包括模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014。作为NOSRAM4013可以使用上述实施方式所示的NOSRAM1600。

控制部4020包括中央处理器(central processing unit：CPU)4021、图形处理器(graphics processing unit：GPU)4022、锁相环(phase locked loop：PLL)4023、静态随机存取存储器(static random access memory：SRAM)4024、可编程只读存储器(programmable read only memory：PROM)4025、存储控制器4026、电源电路4027以及电源管理单元(power management unit：PMU)4028。

输入/输出部4030包括外部存储控制电路4031、音频编解码器4032、视频编解码器4033、通用输入/输出模块4034及通信模块4035。

运算部4010可以进行神经网络学习或神经网络推论。

模拟运算电路4011包括模拟/数字(A/D)转换电路、数字/模拟(D/A)转换电路及积和运算电路。

模拟运算电路4011优选使用OS晶体管形成。使用OS晶体管形成的模拟运算电路4011具有模拟存储器并能够以低功耗进行学习及推论时所需的积和演算。

DOSRAM4012是包括OS晶体管的DRAM。“DOSRAM”(注册商标)是“Dynamic OxideSemiconductor RAM”的简称，指具有一个晶体管(1T)以及一个电容器(1C)的RAM。本实施方式的DOSRAM与NOSRAM同样地采用OS存储器。

DOSRAM4012是暂时储存从CPU4021发送的数字数据的存储器。DOSRAM4012包括具有OS晶体管的存储单元以及具有Si晶体管的读出电路部。由于上述存储单元和读出电路部可以设置在被层叠的不同层中，所以可以缩小DOSRAM4012的整体电路面积。

在利用神经网络的计算中，有时输入数据数超过1000。当将上述输入数据储存至SRAM4024时，由于SRAM4024的电路面积有限且存储容量较小而不得不一点点地储存上述输入数据。由于即便在有限的电路面积中也可以将DOSRAM的存储单元高集成地配置，所以与SRAM4024相比，DOSRAM4012的存储容量更大。因此，DOSRAM4012可以高效地储存上述输入数据。

与快闪存储器、电阻随机存取存储器(resistive random access memory：ReRAM)、磁阻随机存取存储器(magnetoresistive random access memory：MRAM)等其他的非易失性存储器相比，NOSRAM4013写入数据时的功耗小。另外，与在写入数据时发生劣化的快闪存储器及ReRAM不同，NOSRAM在数据写入次数上没有限制。

另外，NOSRAM4013不仅可以储存1位的2值数据而且可以储存2位以上的多值数据。NOSRAM4013通过储存多值数据可以缩小每1位的存储单元面积。

由于NOSRAM4013除了可以储存数字数据之外还可以储存模拟数据，因此模拟运算电路4011可以使用NOSRAM4013作为模拟存储器。由于NOSRAM4013可以以模拟数据的方式进行储存，所以不需要D/A转换电路及A/D转换电路。因此，可以缩小NOSRAM4013用***电路的面积。在本说明书中，模拟数据是指具有3位(8值)以上分辨率的数据。上述多值数据也可以包含在模拟数据内。

神经网络的计算所使用的数据及参数可以暂时储存在NOSRAM4013中。上述数据和参数也可以通过CPU4021储存至设置在AI系统4041的外部的存储器中。但是，设置于AI系统4041内部的NOSRAM4013可以更高速并更低功耗地储存上述数据和参数。另外，NOSRAM4013可以使位线比DOSRAM4012长，由此可以具有更大的存储容量。

FPGA4014是包括OS晶体管的FPGA。在本实施方式的FPGA中，可以将OS存储器用于组态存储器及寄存器。在此，将上述FPGA称为“OS-FPGA”。AI系统4041通过包括FPGA4014可以由硬件建立后述的深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等神经网络的连接。利用硬件的上述神经网络的连接可以实现更高速的执行。

FPGA4014是OS-FPGA。OS-FPGA的存储器面积可以比使用SRAM形成的FPGA更小。因此，即便对其附加上下文切换功能，面积增加也较少。另外，OS-FPGA通过利用升压(boosting)可以高速地传送数据和参数。

在AI系统4041中，可以将模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014设置在一个管芯(芯片)上。因此，AI系统4041可以高速且低功耗地进行神经网络计算。模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014可以通过相同制造工序制造。因此，AI系统4041可以以低成本制造。

注意，运算部4010不需要具有DOSRAM4012、NOSRAM4013及FPGA4014中的全部。根据AI系统4041想要解决的课题选择DOSRAM4012、NOSRAM4013和FPGA4014中的一个或多个。

AI系统4041可以根据想要解决的问题执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等的方法。PROM4025可以储存用来执行上述方法中的至少一个的程序。可以将上述程序的一部分或全部储存至NOSRAM4013。

作为程序库的既存的程序多是以利用GPU对程序进行处理为前提而设计的。因此，优选AI系统4041具有GPU4022。AI系统4041可以在运算部4010中进行用于学习及推论的所有积和演算中的比较费时的积和演算，并在GPU4022中进行其余的积和演算。由此，可以高速地进行学习及推论。

电源电路4027不仅生成逻辑电路用低电源电位还生成模拟演算用电位。电源电路4027也可以包括OS存储器。此时，通过将参考电位储存至OS存储器可以降低电源电路4027的功耗。

PMU4028被配置为暂时停止AI系统4041的电力供给。

作为CPU4021及GPU4022的寄存器，优选包括OS存储器。通过包括OS存储器，即使电力供给停止，CPU4021及GPU4022也可以在OS存储器中继续保持数据(逻辑值)。由此，AI系统4041可以节省电力。

PLL4023被配置为生成时钟。AI系统4041以PLL4023所生成的时钟为基准进行工作。PLL4023优选具有OS存储器。当PLL4023包括OS存储器时，可以保持控制时钟振荡频率的模拟电位。

AI系统4041可以在DRAM等外部存储器中储存数据。为此，AI系统4041优选具有被用作与外部的DRAM的接口的存储控制器4026。另外，存储控制器4026优选设置在CPU4021或GPU4022的附近。由此，可以实现高速数据通信。

控制部4020所示的电路的一部分或全部可以形成在与运算部4010相同的管芯上。由此，AI系统4041可以高速且低功耗地执行神经网络的计算。

神经网络的计算所使用的数据多储存于外部存储装置，例如硬盘驱动器(HDD)、固态驱动器(SSD)。因此，AI系统4041优选具有被用作与外部存储装置的接口的外部存储控制电路4031。

由于使用神经网络的学习及推论多利用音声及视频，所以AI系统4041包括音频编解码器4032及视频编解码器4033。音频编解码器4032进行音声数据的编码及译码，视频编解码器4033进行视频数据的编码及译码。

AI系统4041可以利用由外部传感器获得的数据进行学习或推论。为此，AI系统4041包括通用输入/输出模块4034。通用输入/输出模块4034例如包含通用串行总线(universal serial bus：USB)或内置集成电路(inter-integrated circuit：I2C)等。

AI系统4041可以利用通过因特网获得的数据进行学习或推论。为此，AI系统4041优选包括通信模块4035。

模拟运算电路4011可以包括多值的快闪存储器作为模拟存储器。但是，快闪存储器的改写次数有限。另外，多值的快闪存储器很难被嵌入，换言之，很难将运算电路与存储器形成在同一管芯上。

另外，模拟运算电路4011可以包括ReRAM作为模拟存储器。但是，ReRAM的改写次数有限，在存储精度上也有问题。此外，由于ReRAM是2端子元件，所以为了进行分开数据的写入与读出，需要复杂的电路设计。

另外，模拟运算电路4011可以包括MRAM作为模拟存储器。但是，MRAM的磁阻率低而在存储能力上有问题。

鉴于上述理由，在模拟运算电路4011中优选将OS存储器用作模拟存储器。

本实施方式所示的结构可以与其他实施方式所示的其他结构适当地组合而使用。

(实施方式8)

<AI系统的应用例>

在本实施方式中，参照图64A和图64B对上述实施方式所示的AI系统的应用例进行说明。

图64A示出将图63所说明的AI系统4041并列配置并通过总线进行系统间的信号传送的AI系统4041A。

图64A所示的AI系统4041A包括AI系统4041_1至4041_n(n为自然数)。AI系统4041_1至4041_n通过总线4098彼此连接。

图64B示出与图64A同样地将图63所说明的AI系统4041并列配置并通过网络进行系统间的信号传送的AI系统4041B。

图64B所示的AI系统4041B包括AI系统4041_1至4041_n。AI系统4041_1至4041_n通过网络4099彼此连接。

在AI系统4041_1至4041_n中设置有通信模块。通过采用这种结构，可以通过网络4099进行无线或有线通信。通信模块能够通过天线进行通信。例如，当电子设备与因特网(环球网(WWW：World Wide Web)的基础)、内联网、外联网、个人网(personal areanetwork：PAN)、局域网(local area network：LAN)、校园网(campus area network：CAN)、城域网(metropolitan area network：MAN)、广域网(wide area network：WAN)、全球网(global area network：GAN)等计算机网络连接时，可以进行通信。当进行无线通信时，作为通信协议或通信技术可以使用：通信标准诸如长期演进(Long-Term Evolution：LTE)、全球移动通讯系统(Global System for Mobile Communication(GSM：注册商标))、GSM增强数据率演进(Enhanced Data Rates for GSM Evolution：EDGE)、码分多址2000(CodeDivision Multiple Access 2000：CDMA2000)或W-CDMA(注册商标)；或者由IEEE开发的通信标准诸如Wi-Fi(注册商标)、Bluetooth(注册商标)、ZigBee(注册商标)。

通过采用图64A或图64B所示的结构，可以利用不同的AI系统对由外部的传感器等得到的模拟信号进行处理。例如，可以利用不同的AI系统对包含利用脑波传感器、脈波传感器、血压传感器、温度传感器等各种传感器取得的脑波、脉搏、血压、体温等生物信息的模拟信号进行处理。由于各AI系统进行信号的处理或学习，所以可以减少各AI系统的信息处理量。由此，信号的处理或学习所需要的运算处理量较少。由此，可以提高识别精度。通过使用各AI系统所得到的数据，可以期待能够瞬时把握不规则变化的生物信息。

本实施方式所示的结构可以与其他实施方式所示的其他结构适当地组合而使用。

(实施方式9)

在本实施方式中，说明安装了上述实施方式所示的AI系统的IC的例子。

在上述实施方式所示的AI系统中，可以将包括Si晶体管的数字处理电路(例如，CPU)、OS-FPGA、OS存储器(例如，DOSRAM、NOSRAM)、包括OS晶体管的模拟运算电路集成在一个管芯中。

图65示出安装有AI系统的IC的例子。图65所示的AI系统IC7000包括引线7001及电路部7003。AI系统IC7000例如安装于印刷电路板7002上。多个这样的IC芯片组合并在印刷电路板7002上彼此电连接，由此形成安装有电子构件的电路板(电路板7004)。在电路部7003中，上述实施方式所示的各种电路设置在一个管芯上。电路部7003具有叠层结构，大致分为Si晶体管层7031、布线层7032、OS晶体管层7033。由于OS晶体管层7033可以层叠在Si晶体管层7031上，所以可以容易地减小AI系统IC7000的尺寸。

虽然在图65中作为AI系统IC7000的封装采用四侧引脚扁平封装(Quad FlatPackage：QFP)，但是封装不局限于此。

可以将数字处理电路(例如，CPU)、OS-FPGA、OS存储器(例如，DOSRAM、NOSRAM)、包括OS晶体管的模拟运算电路都形成在Si晶体管层7031、布线层7032及OS晶体管层7033中。也就是说，包括在上述AI系统中的元件可以通过同一制造工序形成。由此，本实施方式所示的IC即便增加元件数量也不需要增加其制造工序的步骤数，由此可以以低成本在IC中安装上述AI系统。

本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。

(实施方式10)

<电子设备>

本发明的一个实施方式的半导体装置可以应用于各种电子设备。图66A至图66F示出包括本发明的一个实施方式的半导体装置的电子设备的具体例子。

图66A示出显示器830。显示器830包括显示部831、外壳832、扬声器833等。显示器830还可以包括LED灯、操作键(包括电源开关或操作开关)、连接端子、各种传感器以及麦克风等。利用遥控操作机834可以对显示器830进行操作。

显示器830接收广播电波，可以用作电视装置。

显示器830能够接收地上波或从卫星发送的电波等电波、用于模拟广播或数字广播的电波、用于影像及声音广播或只有声音广播的电波等。例如，显示器830可以接收UHF频带(300MHz以上且3GHz以下)或者VHF频带(30MHz以上且300MHz以下)中的指定的频带发送的电波。通过使用在多个频带中接收的多个数据，可以提高传输率，从而可以获得更多的信息。由此，可以在显示部831上显示分辨率高于全高清的图像，如4K2K、8K4K、16K8K或更高。

使用广播数据来生成显示在显示部831上的图像，该广播数据是利用通过因特网、局域网(LAN)、Wi-Fi(注册商标)等计算机网络的数据传输技术而传输的。此时，显示器830不需要包括调谐器。

显示器830在与计算机连接时可以用作计算机用显示器。几个人可以同时看连接到计算机的显示器830，因此显示器830适合用于会议系统。通过网络显示计算机的数据或者使显示器830与网络连接，可以将显示器830用于视频会议系统。

另外，显示器830可以用作数字标牌。

例如，可以将本发明的一个实施方式的半导体装置用于显示部的驱动电路或图像处理部，此时，可以以低功耗进行高速工作或高速信号处理。

通过将包括本发明的一个实施方式的半导体装置的AI系统用于显示器830的图像处理部，可以进行噪声去除、灰度转换、色调校正、亮度校正等图像处理。另外，可以执行如下处理：伴随分辨率的上变频(up-conversion)的像素间补充；以及伴随帧频的上变频的帧间补充等。在灰度转换中，可以改变图像的灰度数，并且在增大灰度数时可以进行灰度值的补充。此外，扩大动态范围的高动态范围(HDR)处理也包括在灰度转换中。

图66B所示的摄像机2940包括外壳2941、外壳2942、显示部2943、操作开关2944、透镜2945及连接部2946等。外壳2941设置有操作开关2944及透镜2945，外壳2942设置有显示部2943。摄像机2940在外壳2941的内侧还包括天线、电池等。外壳2941和外壳2942由连接部2946连接，由连接部2946可以改变外壳2941和外壳2942之间的角度。可以根据外壳2942与外壳2941之间的角度而改变显示在显示部2943上的图像的方向并切换图像的显示或非显示。

例如，可以将本发明的一个实施方式的半导体装置用于显示部的驱动电路或图像处理部，在该情况下，可以以低功耗进行高速工作或高速信号处理。

另外，通过将包括本发明的一个实施方式的半导体装置的AI系统用于摄像机2940的图像处理部，可以实现对应摄像机2940周围的环境的摄影。具体而言，可以以对应周围的亮度的最佳的曝光进行摄影。在逆光下或者在混合亮度的条件(例如，室内及室外)下进行摄影的情况下，可以进行高动态范围(HDR)摄影。

另外，AI系统可以学习使用者的习惯而对摄影进行辅助。具体而言，AI系统可以学习使用者的相机抖动习惯并在摄影时消除相机抖动，由此可以尽量地减轻所得到的图像中因相机抖动而导致的图像畸变。当摄影时使用变焦距功能时可以以对象物一直位于图像的中心的方式控制透镜的方向等。

图66C所示的信息终端2910包括外壳2911、显示部2912、麦克风2917、扬声器部2914、照相机2913、外部连接部2916及操作开关2915等。显示部2912设置有使用柔性衬底形成的显示面板及触摸屏。信息终端2910在外壳2911的内侧还包括天线、电池等。信息终端2910例如可以被用作智能手机、移动电话、平板信息终端、平板电脑或电子书阅读器终端等。

例如，包括本发明的一个实施方式的半导体装置的存储装置可以长时间地保持上述信息终端2910的控制数据及控制程序等。

通过将包括本发明的一个实施方式的半导体装置的AI系统用于信息终端2910的图像处理部，可以进行噪声去除、灰度转换、色调校正、亮度校正等图像处理。另外，可以执行如下处理：伴随分辨率的上变频的像素间补充；以及伴随帧频的上变频的帧间补充等。在灰度转换处理中，可以改变图像的灰度数，并且在增大灰度数时可以进行灰度值的补充。此外，扩大动态范围的高动态范围(HDR)处理也包括在灰度转换中。

另外，AI系统可以学习使用者的习惯并对信息终端2910的操作进行辅助。安装有AI系统的信息终端2910可以从使用者的手指的动作或视线等预测触摸输入。

图66D所示的笔记本型个人计算机2920包括外壳2921、显示部2922、键盘2923及指向装置2924等。笔记本型个人计算机2920在外壳2921的内侧还包括天线、电池等。

例如，包括本发明的一个实施方式的半导体装置的存储装置可以长时间地保持笔记本型个人计算机2920的控制数据及控制程序等。

通过将包括本发明的一个实施方式的半导体装置的AI系统用于笔记本型个人计算机2920的图像处理部，可以进行噪声去除、灰度转换、色调校正、亮度校正等图像处理。另外，可以执行如下处理：伴随分辨率的上变频的像素间补充；以及伴随帧频的上变频的帧间补充等。在灰度转换处理中，可以改变图像的灰度数，并且在增大灰度数时可以进行灰度值的补充。此外，扩大动态范围的高动态范围(HDR)处理也包括在灰度转换中。

另外，AI系统可以学习使用者的习惯并对笔记本型个人计算机2920的操作进行辅助。安装有AI系统的笔记本型个人计算机2920可以从使用者的手指的动作以及视线等预测对显示部2922的触摸输入。另外，在文本的输入中，AI系统从过去输入的文本、被输入的文本周围的文本或图(例如，照片)来预测输入，以辅助转换。由此，可以尽可能地减低输入错误及转换错误。

图66E是示出汽车的一个例子的外观图。图66F示出导航装置860。汽车2980包括车身2981、车轮2982、仪表盘2983及灯2984等。另外，汽车2980还包括天线、电池等。导航装置860包括显示部861、操作按钮862及外部输入端子863。汽车2980与导航装置860可以是彼此独立的，但是导航装置860优选安装至汽车2980并与其联动。

例如，包括本发明的一个实施方式的半导体装置的存储装置可以长期地保持汽车2980或导航装置860的控制数据及控制程序等。另外，通过将包括本发明的一个实施方式的半导体装置的AI系统用于汽车2980的控制装置等，AI系统可以学习驾驶者的驾驶技术和习惯，从而辅助驾驶者进行安全驾驶以及辅助高效利用汽油、电池等燃料的驾驶。为了辅助驾驶者进行安全驾驶，AI系统不仅需要学习驾驶者的驾驶技术和习惯，还要对汽车2980的速度及移动方法等汽车的举动以及导航装置860中保存的道路信息等进行综合学习，从而可以防止发生车道偏离以及撞到其它汽车、步行者或物体等。具体而言，当前方有急转弯时，导航装置860将该道路信息发送至汽车2980，由此可以控制汽车2980的速度并辅助方向盘操作。

本实施方式可以与其他的实施方式所记载的结构适当地组合而实施。

(实施方式11)

在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。这里，计算机不但是指平板电脑、笔记型计算机、台式计算机而且是指大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图67A至图67E示意性地示出可移动存储装置的几个结构例子。例如，将包括上述实施方式所示的半导体装置的封装存储芯片用于各种存储装置或可移动存储器。

图67A是USB存储器的示意图。USB存储器8100包括外壳8101、盖子8102、USB连接器8103及基板8104。基板8104被容纳在外壳8101中。例如，基板8104安装有存储芯片8105及控制芯片8106。可以将上述实施方式所示的半导体装置组装于基板8104上的存储芯片8105等。

图67B是SD卡的外观示意图，图67C是示出SD卡的内部结构的示意图。SD卡8110包括外壳8111、连接器8112及基板8113。基板8113被容纳在外壳8111中。例如，基板8113安装有存储芯片8114及控制芯片8115。通过在基板8113的背面一侧也设置存储芯片8114，可以增大SD卡8110的容量。另外，也可以将具有无线通信功能的无线芯片设置于基板8113。由于是这样的无线芯片，而通过主机装置与SD卡8110之间的无线通信，存储芯片8114可以读出并写入数据。可以将上述实施方式所示的半导体装置组装于基板8113上的存储芯片8114等。

图67D是SSD的外观示意图，图67E是示出SSD的内部结构的示意图。SSD8150包括外壳8151、连接器8152及基板8153。基板8153被容纳在外壳8151中。例如，基板8153安装有存储芯片8154、存储芯片8155及控制芯片8156。存储芯片8155为控制芯片8156的工作存储器，例如，可以使用DRAM芯片。通过在基板8153的背面一侧也设置存储芯片8154，可以增大SSD8150的容量。可以将上述实施方式所示的半导体装置组装于基板8153上的存储芯片8154等。

本实施方式可以与其他的实施方式等所记载的结构适当地组合而实施。

符号说明

100：电容器，100a：电容器，100b：电容器，100c：电容器，130：导电体，130a：导电体，130b：导电体，130c：电容器，200：晶体管，200a：晶体管，200b：晶体管，200c：晶体管，201：绝缘体，203_1：导电体，203_2：导电体，204_1：导电体，204_2：导电体，205：导电体，205_1：导电体，205_1a：导电体，205_1b：导电体，205_2：导电体，205_2a：导电体，205_2b：导电体，206_1：导电体，206_2：导电体，210：绝缘体，212：绝缘体，214：绝缘体，216：绝缘体，218：导电体，220：绝缘体，222：绝缘体，224：绝缘体，230：氧化物，230_1c：氧化物，230_2c：氧化物，230a：氧化物，230A：氧化膜，230b：氧化物，230B：氧化膜，230c：氧化物，230C：氧化膜，231：区域，231a：区域，231b：区域，232：接合区域，232a：接合区域，232b：接合区域，234：区域，240：导电体，250：绝缘膜，250a：绝缘体，250b：绝缘体，252：绝缘膜，252a：绝缘体，252b：绝缘体，253：导电体，256：导电体，260：导电膜，260_1：导电体，260_1a：导电体，260_1b：导电体，260_2：导电体，260_2a：导电体，260_2b：导电体，260A：导电膜，260B：导电膜，270：绝缘膜，270a：绝缘体，270b：绝缘体，271：绝缘膜，271a：绝缘体，271b：绝缘体，272：绝缘膜，272a：绝缘体，272b：绝缘体，274：绝缘膜，274a：绝缘体，274b：绝缘体，275：绝缘膜，275a：绝缘体，275b：绝缘体，276a：绝缘体，276b：绝缘体，277：氧化物，280：绝缘体，286：导电体，300：晶体管，300a：晶体管，300b：晶体管，300c：晶体管，311：衬底，313：半导体区域，314a：低电阻区域，314b：低电阻区域，314c：低电阻区域，315：绝缘体，316：导电体，320：绝缘体，322：绝缘体，324：绝缘体，326：绝缘体，328：导电体，330：导电体，350：绝缘体，352：绝缘体，354：绝缘体，356：导电体，360：绝缘体，362：绝缘体，366：导电体，372：绝缘体，374：绝缘体，376：导电体，380：绝缘体，382：绝缘体，384：绝缘体，400：晶体管，403：导电体，405：导电体，405a：导电体，405b：导电体，424：绝缘体，424a：绝缘体，424b：绝缘体，430c：氧化物，430d：氧化物，431a：氧化物，431b：氧化物，431c：氧化物，432a：氧化物，432b：氧化物，432c：氧化物，450：绝缘体，452：绝缘体，460：导电体，460a：导电体，460b：导电体，470：绝缘体，471：绝缘体，472：绝缘体，474：绝缘体，475：绝缘体，530：氧化物，530_d1：氧化物，530_d2：氧化物，530a：氧化物，530A：氧化膜，530b：氧化物，530B：氧化膜，530c：氧化物，530C：氧化膜，530d：氧化物，530D：氧化膜，600：单元，600a：单元，600b：单元，600c：单元，601：单元，830：显示器，831：显示部，832：外壳，833：扬声器，834：遥控操作机，860：导航装置，861：显示部，862：操作按钮，863：外部输入端子，1001：布线，1002：布线，1003：布线，1004：布线，1004a：布线，1004b：布线，1005：布线，1005a：布线，1005b：布线，1006：布线，1006a：布线，1006b：布线，1007：布线，1008：布线，1009：布线，1010：布线，1400：DOSRAM，1405：控制器，1410：行电路，1411：解码器，1412：字线驱动器电路，1413：列选择器，1414：读出放大器驱动电路，1415：列电路，1416：全局读出放大器驱动电路，1417：输入/输出电路，1420：MC-SA阵列，1422：存储单元阵列，1423：读出放大器阵列，1425：局部存储单元阵列，1426：局部读出放大器阵列，1444：开关阵列，1445：存储单元，1445a：存储单元，1445b：存储单元，1446：读出放大器，1447：全局读出放大器，1600：NOSRAM，1610：存储单元阵列，1611：存储单元，1611_1：存储单元，1611_2：存储单元，1611_3：存储单元，1611a：存储单元，1611b：存储单元，1611c：存储单元，1611d：存储单元，1611e：存储单元，1611f：存储单元，1612：存储单元，1612_1：存储单元，1612_2：存储单元，1612_3：存储单元，1612a：存储单元，1612b：存储单元，1612c：存储单元，1612d：存储单元，1612e：存储单元，1612f：存储单元，1640：控制器，1650：行驱动器，1651：行解码器，1652：字线驱动器，1660：列驱动器，1661：列解码器，1662：驱动器，1670：电路，2000：CDMA，2910：信息终端，2911：外壳，2912：显示部，2913：照相机，2914：扬声器部，2915：操作开关，2916：外部连接部，2917：麦克风，2920：笔记本型个人计算机，2921：外壳，2922：显示部，2923：键盘，2924：指向装置，2940：摄像机，2941：外壳，2942：外壳，2943：显示部，2944：操作开关，2945：透镜，2946：连接部，2980：汽车，2981：车身，2982：车轮，2983：仪表盘，2984：灯，3001：布线，3002：布线，3003：布线，3004a：布线，3004b：布线，3005a：布线，3005b：布线，3006a：布线，3006b：布线，3007：布线，3564：导电体，4010：运算部，4011：模拟运算电路，4012：DOSRAM，4013：NOSRAM，4014：FPGA，4020：控制部，4021：CPU，4022：GPU，4023：PLL，4025：PROM，4026：存储控制器，4027：电源电路，4028：PMU，4030：输入/输出部，4031：外部存储控制电路，4032：音频编解码器，4033：视频编解码器，4034：通用输入/输出模块，4035：通信模块，4041：AI系统，4041_n：AI系统，4041_l：AI系统，4041A：AI系统，4041B：AI系统，4098：总线，4099：网络，8100：USB存储器，8101：外壳，8102：盖子，8103：USB连接器，8104：基板，8105：存储芯片，8106：控制芯片，8110：SD卡，8111：外壳，8112：连接器，8113：衬底，8114：存储芯片，8115：控制芯片，8150：SSD，8151：外壳，8152：连接器，8153：基板，8154：存储芯片，8155：存储芯片，8156：控制芯片。

本申请基于2017年4月28日由日本专利局受理的日本专利申请第2017-090374号以及2017年4月28日由日本专利局受理的日本专利申请第2017-090842号，其全部内容通过引用纳入本文。