阅读说明：本技术 一种一步1.5位逐次逼近型模数转换器 (A kind of 1.5 gradual approaching A/D converters of a step ) 是由 李登全 刘云鹏 刘马良 朱樟明 丁瑞雪 杨银堂 于 2019-07-12 设计创作，主要内容包括：本发明属于模数转换器领域,具体涉及一种一步1.5位逐次逼近型模数转换器,包括：自举开关、开关电容阵列、比较器组、异步时钟产生电路、控制逻辑电路、寄存器、译码器。本发明通过采用自举开关、开关电容阵列、比较器组、异步时钟产生电路、控制逻辑电路、寄存器、译码器相构成的模数转换器,可以通过对量化结果进行自纠正,使得本申请具有比较周期短、转换速率快、转换精度高的有益效果。(The invention belongs to analog-digital converter fields, and in particular to 1.5 gradual approaching A/D converters of an a kind of step, comprising: bootstrapped switch, switched capacitor array, comparator group, asynchronous clock generation circuit, control logic circuit, register, decoder.The analog-digital converter that the present invention is mutually constituted by using bootstrapped switch, switched capacitor array, comparator group, asynchronous clock generation circuit, control logic circuit, register, decoder, it can be by carrying out self-correction to quantized result, so that the application has the beneficial effect that compares cycle is short, conversion rate is fast, conversion accuracy is high.)

一种一步1.5位逐次逼近型模数转换器

技术领域

本发明属于模数转换器领域，具体涉及一种一步1.5位逐次逼近型模数转换器。

背景技术

逐次逼近型模数转换器(SAR ADC，successive approximation register Analogto Digital)，是在每一次转换过程中，利用二分查找法不断对采样后的输入信号进行量化趋近，使得数字码不断逼近模拟信号，最终得到要输出的数字信号。由于逐次逼近型模数转换器的结构简单，功耗低等优点，因此，逐次逼近型模数转换器在可穿戴设备和医疗器械等低功耗需求领域被广泛采用。便携式医学成像系统，如X射线、超声波，已经集成在多功能SoC(System on Chip，片上系统)上，要求模数转换器具有低功耗，分辨率在9至12位之间，采样率超过400MS/s。

受限于单个比较器的结构，传统逐次逼近型模数转换器在每个比较周期内只能量化1位数字码，称为1-bit/cycle逐次逼近型模数转换器。一个N位精度的逐次逼近型模数转换器至少需要N个比较周期，转换速率受到很大的限制。在量化过程中传统逐次逼近型模数转换器无法对错误的量化结果进行自纠正，分辨率受到很大限制。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种一步1.5位逐次逼近型模数转换器。本发明要解决的技术问题通过以下技术方案实现：

一种一步1.5位逐次逼近型模数转换器，包括：自举开关、开关电容阵列、比较器组、异步时钟产生电路、控制逻辑电路、寄存器、译码器；

所述自举开关的输入端与所述模拟信号输出端连接；所述开关电容阵列的输入端与所述自举开关的输出端连接，所述开关电容阵列的输出端与所述比较器组的输入端连接；所述比较器组的第一输出端与所述异步时钟产生电路的输入端连接，所述比较器组的第二输出端与所述控制逻辑电路的输入端连接；所述异步时钟产生电路的输出端与所述比较器组的时钟信号输入端连接；所述控制逻辑电路的第一输出端与所述寄存器的输入端连接，所述控制逻辑电路的第二输出端与所述开关电容阵列的控制信号输入端连接；所述寄存器的输出端与所述译码器的输入端连接；所述译码器的输出端输出数字信号。

在本发明的一个实施例中，所述开关电容阵列包括四个相同的子开关电容阵列，即第一子开关电容阵列、第二子开关电容阵列、第三子开关电容阵列和第四子开关电容阵列；

所述第一子开关电容阵列、所述第二子开关电容阵列、所述第三子开关电容阵列和所述第四子开关电容阵列的信号输入端与所述自举开关的输出端连接；所述第一子开关电容阵列、所述第二子开关电容阵列、所述第三子开关电容阵列和所述第四子开关电容阵列的控制信号输入端与所述控制逻辑电路的第二输出端连接。

在本发明的一个实施例中，所述子开关电容阵列包括单位电容C_R和并行连接的加权电容器组(C₁、C₂、C₃…C_N+2(N-4)，N≥4)；所述单位电容C_R和所述子开关电容阵列的加权电容器组(C₁、C₂、C₃…C_N+2(N-4)，N≥4)的上极板均连接所述子开关电容阵列的输出端；所述加权电容器组(C₁、C₂、C₃…C_N+2(N-4)，N≥4)的下极板连接单刀双掷开关组的不动端，所述单刀双掷开关组选择性连接外部电源VDD和接地端GND；所述单位电容C_R的下极板接共模参考电压端VCM；所述单刀双掷开关的控制信号输入端与所述控制逻辑电路的第二输出端连接。

在本发明的一个实施例中，所述比较器组包括第一比较器、第二比较器、第三比较器、第四比较器、第五比较器；

所述第一比较器和第五比较器的时钟信号输入端与接地端GND连接，所述第二比较器、第三比较器、第四比较器的时钟信号输入端均与所述异步时钟产生电路的输出端连接；

所述第一比较器的第一输入端与所述开关电容阵列的输出端连接，所述第一比较器的第二输入端用于输入外部共模参考电压VCM；

所述第二比较器的第一输入端和第二输入端均与所述开关电容阵列的输出端连接；

所述第三比较器的第一输入端与第二输入端均与所述开关电容阵列的输出端连接；

所述第四比较器的第一输入端与第二输入端均与所述开关电容阵列的输出端连接；

所述第五比较器的第一输入端用于输入外部共模参考电压VCM，所述第五比较器的第二输入端与所述开关电容阵列的输出端连接。

在本发明的一个实施例中，所述异步时钟产生电路包括第一或非门、第二或非门和第一与非门；

所述第一或非门的第一输入端、第二输入端均连接所述比较器组的第一输出端；所述第一与非门的第一输入端与所述第一或非门的输出端连接，所述第一与非门的第二输入端输入外部采样时钟反相信号CSN；所述第二或非门的第一输入端与所述第一与非门的输出端连接，所述第二或非门的第二输入端输入外部采样时钟信号CS。

在本发明的一个实施例中，所述控制逻辑电路包括2N-2个控制逻辑单元，即第一控制逻辑单元、第二控制逻辑单元…第2N-2控制逻辑单元，N≥4；

所述第一控制逻辑单元、第二控制逻辑单元…第N-1控制逻辑单元级联；所述第N控制逻辑单元、第N+1控制逻辑单元…第2N-3控制逻辑单元级联。

在本发明的一个实施例中，所述控制逻辑单元包括PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、NMOS管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8和第二与非门、第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4；

所述NMOS管NM3、NM5、NM7、NM8的源极均接地；所述PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7的源极输入外部电源VDD；所述NMOS管NM1、NM6的栅极与所述比较器组的第二输出端连接；所述NMOS管M1的源极连接所述NMOS管NM3的漏极，所述NMOS管NM1的漏极连接所述NMOS管NM2的源极；所述NMOS管NM3的栅极连接所述NMOS管NM5的栅极；所述NMOS管NM5的漏极连接所述NMOS管NM6的源极；所述NMOS管NM6的漏极与所述NMOS管NM4的源极连接；所述NMOS管NM2的栅极与所述NMOS管NM4的栅极连接，所述NMOS管NM4的漏极与所述PMOS管PM2的漏极连接，所述NMOS管NM2与NMOS管NM4的栅极交点与相邻上一级控制逻辑单元的输出端连接；所述NMOS管NM2的漏极与所述PMOS管PM1的漏极连接；所述PMOS管PM1的栅极与所述PMOS管PM2的栅极连接，并且所述PMOS管PM1的栅极与所述PMOS管PM2的栅极连接交点还输入外部采样时钟反相信号CSN；所述PMOS管PM3的栅极与所述PMOS管PM1的漏极和NMOS管NM2的漏极交点连接；所述PMOS管PM4的栅极与所述PMOS管PM2的漏极和NMOS管NM4的漏极交点连接，所述PMOS管PM3连接所述PMOS管PM4的漏极，并与所述第一反相器I1的输入端和所述NMOS管NM7的漏极连接；所述NMOS管NM7的栅极输入外部采样时钟信号CS；所述第一反相器I1的输出端分别连接所述PMOS管PM5的栅极和NMOS管NM8的栅极；所述PMOS管PM5与NMOS管NM8的栅极连接，所述PMOS管PM5的漏极与所述PMOS管PM6的源极连接；所述第二与非门的两个输入端分别通过第三反相器I3和第四反向器I4连接所述比较器组的输出端，所述第二与非门的输出端与所述PMOS管PM6的栅极连接，所述NMOS管NM8的漏极与所述PMOS管PM6的漏极连接；相邻的两个所述控制逻辑单元中前一所述控制逻辑单元通过所述PMOS管PM6与所述NMOS管NM8的漏极交点连接后一所述控制逻辑单元的所述NMOS管NM2、NM4栅极交点；所述PMOS管PM7的栅极与所述PMOS管PM8的漏极连接，所述PMOS管PM7的漏极与所述第二反相器I2的输入端连接，所述第二反相器I2的输出端与所述开关电容阵列的控制信号输入端连接；所述PMOS管PM8的栅极与所述PMOS管PM7的漏极、所述第二反相器I2的输入端连接；所述第一反相器I1的输出端还连接所述NMOS管NM3和NMOS管NM5的栅极交点；所述PMOS管PM1的漏极与所述NMOS管NM2的漏极连接交点与所述PMOS管PM7栅极连接PMOS管PM8漏极的交点；所述PMOS管PM2的漏极与NMOS管NM4的漏极连接交点连接所述PMOS管PM7的漏极与PMOS管PM8的栅极连接交点；所述PMOS管PM3的栅极连接所述PMOS管PM7栅极与所述PMOS管PM8漏极的交点，所述PMOS管PM4的栅极连接所述PMOS管PM7的漏极与所述PMOS管PM8的栅极连接交点。

在本发明的一个实施例中，所述寄存器包括2N-2个D触发器和第五反相器I5，所述D触发器的第一使能信号输入端输入外部采样信号CS，所述D触发器的第二使能信号输入端通过第五反相器I5输入外部采样时钟信号CS，所述D触发器的信号输入端与所述控制逻辑电路的输出端连接。

在本发明的一个实施例中，所述译码器包括第一半加器、第二半加器、第一～第N-1全加器、第一～第N-2与门和第五非门I5～第N+1非门IN+1，N≥4；

所述第一与门的第一输入端通过所述第五非门I5与所述寄存器连接，所述第一与门的第二输入端与所述寄存器连接；所述第N-2与门的第一输入端通过第N+1非门IN+1与所述寄存器连接，所述第N-2与门的第二输入端与所述寄存器连接；所述第一全加器的输入端连接所述寄存器的输出端，所述第二～第N-1全加器的第一输入端连接所述寄存器的输出端；所述第一全加器的第一输出端与所述第一半加器的第一输入端连接，所述第一半加器的第二输入端连接接地端GND，所述第一全加器的第二输出端与所述第二半加器的第一输入端连接，所述第二半加器的第二输入端与所述第N-2与门的输出端连接；所述第N-2与门的输出端与所述第N-1全加器的第二输入端连接；所述第一～N-3与门的输出端分别与所述第N-3～二全加器的第二输入端连接，所述第N-2全加器、第N-1全加器的第二输入端均连接接地端GND。

本发明的有益效果：

本发明通过采用自举开关、开关电容阵列、比较器组、异步时钟产生电路、控制逻辑电路、寄存器、译码器相构成的模数转换器，可以通过对量化结果进行自纠正，使得本申请具有比较周期短、转换速率快、转换精度高的有益效果。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器结构框图；

图2是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的开关电容阵列电路图；

图3是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的比较器组电路图；

图4是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的比较器组时钟图；

图5是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的异步时钟产生电路电路图；

图6是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的控制逻辑电路结构示意图；

图7是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的控制逻辑单元电路示意图；

图8是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的寄存器结构示意图；

图9是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的译码器结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

请参见图1，图1是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器结构框图，包括：自举开关、开关电容阵列、比较器组、异步时钟产生电路、控制逻辑电路、寄存器、译码器；

所述自举开关的输入端与所述模拟信号输出端连接；所述开关电容阵列的输入端与所述自举开关的输出端连接，所述开关电容阵列的输出端与所述比较器组的输入端连接；所述比较器组的第一输出端与所述异步时钟产生电路的输入端连接，所述比较器组的第二输出端与所述控制逻辑电路的输入端连接；所述异步时钟产生电路的输出端与所述比较器组的时钟信号输入端连接；所述控制逻辑电路的第一输出端与所述寄存器的输入端连接，所述控制逻辑电路的第二输出端与所述开关电容阵列的控制信号输入端连接；所述寄存器的输出端与所述译码器的输入端连接，所述译码器的输出端输出数字信号。

本发明通过采用自举开关、开关电容阵列、比较器组、异步时钟产生电路、控制逻辑电路、寄存器、译码器相构成的模数转换器，可以通过对量化结果进行自纠正，使得本申请具有比较周期短、转换速率快、转换精度高的有益效果。

在本发明的一个实施例中，所述开关电容阵列包括四个相同的子开关电容阵列，即第一子开关电容阵列、第二子开关电容阵列、第三子开关电容阵列和第四子开关电容阵列；

所述第一子开关电容阵列、所述第二子开关电容阵列、所述第三子开关电容阵列和所述第四子开关电容阵列的信号输入端与所述自举开关的输出端连接；所述第一子开关电容阵列、所述第二子开关电容阵列、所述第三子开关电容阵列和所述第四子开关电容阵列的控制信号输入端与所述控制逻辑电路的第二输出端连接。

在本发明的一个实施例中，所述子开关电容阵列包括单位电容C_R和并行连接的加权电容器组(C₁、C₂、C₃…C_N+2(N-4)，N≥4)；所述单位电容C_R和所述子开关电容阵列的加权电容器组(C₁、C₂、C₃…C_N+2(N-4)，N≥4)的上极板均连接所述子开关电容阵列的输出端；所述加权电容器组(C₁、C₂、C₃…C_N+2(N-4)，N≥4)的下极板连接单刀双掷开关组的不动端，所述单刀双掷开关组选择性连接外部电源VDD和接地端GND；所述单位电容C_R的下极板接共模参考电压端VCM；所述单刀双掷开关的控制信号输入端与所述控制逻辑电路的第二输出端连接。

进一步地，请参见图2，图2是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的开关电容阵列电路图，第一子开关电容阵列的输入端与第三子电容阵列的输入端输入差分模拟信号的正相信号，第二子开关电容阵列的输入端与第四子电容阵列的输入端输入差分模拟信号的反相信号；第一子开关电容阵列、第二子开关电容阵列、第三子开关电容阵列和第四子开关电容阵列依次输出输出信号VP1、输出信号VN1、输出信号VP2和输出信号VN2；第一个比较周期结束后，当输出信号VP1＞VN1时，产生一位温度计码为1，在控制逻辑电路控制下，第一子开关电容阵列中C₁₀₁、C₁₀₂的下极板分别从电源端VDD、接地端GND置位到接地端GND、接地端GND；第二子开关电容阵列中C₂₀₁、C₂₀₂的下极板分别从接地端GND、电源端VDD置位到电源端VDD、电源端VDD；第三子开关电容阵列中C₃₀₁、C₃₀₂的下极板分别从接地端GND、电源端VDD置位到接地端GND、接地端GND；第四子开关电容阵列中C₄₀₁、C₄₀₂的下极板分别从电源端VDD、接地端GND置位到电源端VDD、电源端VDD；若VP1<VN1，产生一位温度计码为0，在控制逻辑电路控制下，第一子开关电容阵列中C₁₀₁、C₁₀₂的下极板分别从VDD、GND置位到VDD、VDD，第二子开关电容阵列中C₂₀₁、C₂₀₂的下极板分别从GND、VDD置位到GND、GND，第三子开关电容阵列中C₃₀₁、C₃₀₂的下极板分别从GND、VDD置位到VDD、VDD，第四子开关电容阵列中C₄₀₁、C₄₀₂的下极板分别从VDD、GND置位到GND、GND。。

第二个比较周期结束后，当VP1＞VN1、VP2＞VN2，产生两位温度计码为11，在控制逻辑电路控制下，第一子开关电容阵列中C₁₀₃、C₁₀₄、C₁₀₅的下极板分别从电源端VDD、接地端GND、接地端GND置位到接地端GND、接地端GND、接地端GND；第二子开关电容阵列中C203、C204、C₂₀₅的下极板分别从接地端GND、电源端VDD、电源端VDD置位到电源端VDD、电源端VDD、电源端VDD；第三子开关电容阵列中C₃₀₃、C₃₀₄、C₃₀₅的下极板分别从接地端GND、电源端VDD、电源端VDD置位到接地端GND、接地端GND、电源端VDD；第四子开关电容阵列中C₄₀₃、C₄₀₄、C₄₀₅的下极板分别从电源端VDD、接地端GND、接地端GND置位到电源端VDD、电源端VDD、电源端VDD；若VP1<VN1、VP2>VN2，产生两位温度计码为01，在逻辑控制电路控制下，第一子开关电容阵列中C₁₀₃、C₁₀₄、C₁₀₅的下极板分别从电源端VDD、接地端GND、接地端GND置位到电源端VDD、电源端VDD、接地端GND，第二子开关电容阵列中C₂₀₃、C₂₀₄、C₂₀₅的下极板分别从接地端GND、电源端VDD、电源端VDD置位到接地端GND、接地端GND、电源端VDD，第三子开关电容阵列中C₃₀₃、C₃₀₄、C₃₀₅的下极板分别从接地端GND、电源端VDD、电源端VDD置位到接地端GND、接地端GND、电源端VDD，第四子开关电容阵列中C₄₀₃、C₄₀₄、C₄₀₅的下极板分别从电源端VDD、接地端GND、接地端GND置位到电源端VDD、电源端VDD、接地端GND；若VP1＜VN1、VP2＜VN2，产生两位温度计码00，在控制逻辑电路控制下，第一子开关电容阵列中C₁₀₃、C₁₀₄、C₁₀₅的下极板分别从电源端VDD、接地端GND、接地端GND置位到电源端VDD、电源端VDD、电源端VDD；第二子开关电容阵列中C₂₀₃、C₂₀₄、C₂₀₅的下极板分别从接地端GND、电源端VDD、电源端VDD置位到接地端GND、接地端GND、接地端GND；第三子开关电容阵列中C₃₀₃、C₃₀₄、C₃₀₅的下极板分别从接地端GND、电源端VDD、电源端VDD置位到电源端VDD、电源端VDD、电源端VDD；第四子开关电容阵列中C₄₀₃、C₄₀₄、C₄₀₅的下极板分别从电源端VDD、接地端GND、接地端GND置位到接地端GND、接地端GND、接地端GND。

在第三比较周期至第六比较周期中，根据比较器的比较结果改变控制逻辑电路的控制信号，控制信号改变电容C_1mC_1(m+1)C_1(m+2)、C＝C_2(m+1)C_2(m+2)、C_3mC_3(m+1)C_3(m+2)和C_4mC_4(m+1)C4_(m+2)的下极板置位方式，其中m＝6，9，12，其置位方法与上述第二个比较周期结束后的置位方法相同，并且其余电容下极板置位方式保持不变。

在第六个比较周期结束后，当VP1＞VN1、VP2＞VN2，产生两位温度计码为11，在逻辑控制电路控制下，第一子开关电容阵列中C₁₁₅、C₁₁₆的下极板分别从电源端VDD、接地端GND置位到接地端GND、接地端GND；第二子开关电容阵列中C₂₁₅、C₂₁₆的下极板分别从接地端GND、电源端VDD置位到电源端VDD、电源端VDD；第三子开关电容阵列中C₃₁₅、C₃₁₆的下极板分别从接地端GND、电源端VDD置位到接地端GND、接地端GND；第四子开关电容阵列中C₄₁₅、C₄₁₆的下极板分别从电源端VDD、接地端GND置位到电源端VDD、电源端VDD；当VP1＜VN1、VP2＞VN2，产生两位温度计码为01，在控制逻辑电路控制下，第一子开关电容阵列中C₁₁₅、C₁₁₆的下极板仍保持电源端VDD、接地端GND置位状态；第二子开关电容阵列中C₂₁₅、C₂₁₆的下极板仍保持接地端GND、电源端VDD置位状态；第三子开关电容阵列中C₃₁₅、C₃₁₆的下极板仍保持接地端GND、电源端VDD置位状态；第四子开关电容阵列中C₄₁₅、C₄₁₆的下极板仍保持电源端VDD、接地端GND置位状态；当VP1＜VN1、VP2＜VN2，产生两位温度计码为00，在控制逻辑电路控制下，第一子开关电容阵列中C₁₁₅、C₁₁₆的下极板分别从电源端VDD、接地端GND置位到电源端VDD、电源端VDD；第二子开关电容阵列中C₂₁₅、C₂₁₆的下极板分别从接地端GND、电源端VDD置位到接地端GND、接地端GND；第三子开关电容阵列中C₃₁₅、C₃₁₆的下极板分别从接地端GND、电源端VDD置位到电源端VDD、电源端VDD；第四子开关电容阵列中C₄₁₅、C₄₁₆的下极板分别从电源端VDD、接地端GND置位到接地端GND、接地端GND。

在第七个比较周期结束后，最终产生14个温度计码，经过译码器转换后可得到8位二进制数字码。

在本发明的一个实施例中，所述比较器组包括第一比较器、第二比较器、第三比较器、第四比较器、第五比较器；

所述第一比较器和第五比较器的时钟信号输入端与接地端GND连接，所述第二比较器、第三比较器、第四比较器的时钟信号输入端均与所述异步时钟产生电路的输出端连接；

所述第一比较器的第一输入端与所述开关电容阵列的输出端连接，所述第一比较器的第二输入端用于输入外部共模参考电压(VCM)；

所述第二比较器的第一输入端和第二输入端均与所述开关电容阵列的输出端连接；

所述第三比较器的第一输入端与第二输入端均与所述开关电容阵列的输出端连接；

所述第四比较器的第一输入端与第二输入端均与所述开关电容阵列的输出端连接；

所述第五比较器的第一输入端用于输入外部共模参考电压VCM，所述第五比较器的第二输入端与所述开关电容阵列的输出端连接。

具体的，请参见图3，图3是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的比较器组电路图，第一比较器包括两个输入端，分别对应第一开关电容阵列的输出端VP1和共模参考电压VCM，时钟信号输入端接地；第二比较器包括两个输入端，分别对应第一开关电容阵列的输出端VP1和第二开关电容阵列的输出端VN1，时钟控制信号的时序图如图4所示，时钟信号输入端输入时钟控制信号CLK1；第三比较器包括两个输入端，分别对应第三开关电容阵列的输出端VP2和第二开关电容阵列的输出端VN1，时钟信号输入端输入时钟控制信号CLK2；第四比较器包括两个输入端，分别对应第三开关电容阵列的输出端VP2和第四开关电容阵列的输出端VN2，时钟信号输入端输入时钟控制信号CLK3；第五比较器包括两个输入端，分别对应共模参考电压VCM和第四开关电容阵列的输出端VN2，时钟信号输入端接地。

进一步地，第二比较器的差分输出信号A包括Ap和An；第三比较器的差分输出信号C包括Cp和Cn；第四比较器的差分输出信号B包括Bp和Bn。

在本发明的一个实施例中，所述异步时钟产生电路包括第一或非门、第二或非门和第一与非门；

所述第一或非门的第一输入端、第二输入端均连接所述比较器组的第一输出端；所述第一与非门的第一输入端与所述第一或非门的输出端连接，所述第一与非门的第二输入端输入外部采样时钟反相信号CSN；所述第二或非门的第一输入端与所述第一与非门的输出端连接，所述第二或非门的第二输入端输入外部采样时钟信号CS。

具体的，请参见图5，图5是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的异步时钟产生电路电路图，第二或非门输出产生异步时钟信号CLKc，异步时钟信号CLKc再通过与门等组合逻辑电路即可产生比较器组时钟信号CLK1、CLK2和CLK3。

在本发明的一个实施例中，请参见图6，图6是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的控制逻辑电路结构示意图，所述控制逻辑电路包括2N-2个控制逻辑单元，即第一控制逻辑单元、第二控制逻辑单元…第2N-2控制逻辑单元，N≥4；

所述第一控制逻辑单元、第二控制逻辑单元…第N-1控制逻辑单元级联；所述第N控制逻辑单元、第N+1控制逻辑单元…第2N-3控制逻辑单元级联。

在本发明的一个实施例中，请参见图7，图7是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的控制逻辑单元电路示意图，所述控制逻辑单元包括PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、NMOS管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8和第二与非门、第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4；

所述NMOS管NM3、NM5、NM7、NM8的源极均接地；所述PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7的源极输入外部电源VDD；所述NMOS管NM1、NM6的栅极与所述比较器组的第二输出端连接；所述NMOS管M1的源极连接所述NMOS管NM3的漏极，所述NMOS管NM1的漏极连接所述NMOS管NM2的源极；所述NMOS管NM3的栅极连接所述NMOS管NM5的栅极；所述NMOS管NM5的漏极连接所述NMOS管NM6的源极；所述NMOS管NM6的漏极与所述NMOS管NM4的源极连接；所述NMOS管NM2的栅极与所述NMOS管NM4的栅极连接，所述NMOS管NM4的漏极与所述PMOS管PM2的漏极连接，所述NMOS管NM2与NMOS管NM4的栅极交点与相邻上一级控制逻辑单元的输出端连接；所述NMOS管NM2的漏极与所述PMOS管PM1的漏极连接；所述PMOS管PM1的栅极与所述PMOS管PM2的栅极连接，并且所述PMOS管PM1的栅极与所述PMOS管PM2的栅极连接交点还输入外部采样时钟反相信号CSN；所述PMOS管PM3的栅极与所述PMOS管PM1的漏极和NMOS管NM2的漏极交点连接；所述PMOS管PM4的栅极与所述PMOS管PM2的漏极和NMOS管NM4的漏极交点连接，所述PMOS管PM3连接所述PMOS管PM4的漏极，并与所述第一反相器I1的输入端和所述NMOS管NM7的漏极连接；所述NMOS管NM7的栅极输入外部采样时钟信号CS；所述第一反相器I1的输出端分别连接所述PMOS管PM5的栅极和NMOS管NM8的栅极；所述PMOS管PM5与NMOS管NM8的栅极连接，所述PMOS管PM5的漏极与所述PMOS管PM6的源极连接；所述第二与非门的两个输入端分别通过第三反相器I3和第四反向器I4连接所述比较器组的输出端，所述第二与非门的输出端与所述PMOS管PM6的栅极连接，所述NMOS管NM8的漏极与所述PMOS管PM6的漏极连接；相邻的两个所述控制逻辑单元中前一所述控制逻辑单元通过所述PMOS管PM6与所述NMOS管NM8的漏极交点连接后一所述控制逻辑单元的所述NMOS管NM2、NM4栅极交点；所述PMOS管PM7的栅极与所述PMOS管PM8的漏极连接，所述PMOS管PM7的漏极与所述第二反相器I2的输入端连接，所述第二反相器I2的输出端与所述开关电容阵列的控制信号输入端连接；所述PMOS管PM8的栅极与所述PMOS管PM7的漏极、所述第二反相器I2的输入端连接；所述第一反相器I1的输出端还连接所述NMOS管NM3和NMOS管NM5的栅极交点；所述PMOS管PM1的漏极与所述NMOS管NM2的漏极连接交点与所述PMOS管PM7栅极连接PMOS管PM8漏极的交点；所述PMOS管PM2的漏极与NMOS管NM4的漏极连接交点连接所述PMOS管PM7的漏极与PMOS管PM8的栅极连接交点；所述PMOS管PM3的栅极连接所述PMOS管PM7栅极与所述PMOS管PM8漏极的交点，所述PMOS管PM4的栅极连接所述PMOS管PM7的漏极与所述PMOS管PM8的栅极连接交点。

具体的，本实施例中控制逻辑电路包括十四个控制逻辑单元，即第一控制逻辑单元～第十四控制逻辑单元，第二比较器的差分输出信号Ap、An分别输入第一控制逻辑单元～第七控制逻辑单元的差分信号输入端Op、On；第四比较器的差分输出信号Bp、Bn分别输入第八控制逻辑单元～第十二控制逻辑单元的差分信号输入端Op、On；第三比较器的差分输出信号Cp、Cn分别输入第十四控制逻辑单元的差分信号输入端Op、On；控制逻辑单元的第一使能信号输入端输入外部采样时钟信号CS，第二使能信号输入端输入外部采样时钟反相信号CSN。

具体到控制逻辑单元中，采样时，SAR控制逻辑输出码Ci和SAR控制逻辑反相输出码Ci’被充电至VDD。当一个比较周期结束后，控制逻辑单元的差分输入端Op、On有一端发生电平变化，将SAR控制逻辑输出码Ci和SAR控制逻辑反相输出码Ci’下拉至低电位；当SAR控制逻辑输出码Ci或SAR控制逻辑反相输出码Ci’有一个为低电位时，SAR控制逻辑单元的触发信号Ti被下拉至低电位，将当前放电通路关断，比较其输出结果被锁存在SAR控制逻辑输出码Ci和SAR控制逻辑反相输出码Ci’，并且产生控制开关电容阵列的信号Ci_a。

在本发明的一个实施例中，所述寄存器包括2N-2个D触发器和第五反相器(I5)，所述D触发器的第一使能信号输入端输入外部采样信号(CS)，所述D触发器的第二使能信号输入端通过第五反相器(I5)输入外部采样时钟信号(CS)，所述D触发器的信号输入端与所述控制逻辑电路的输出端连接。

具体的，请参见图8，图8是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的寄存器结构示意图，14个D触发器并联组成寄存器，D触发器采用C²MOS结构实现，输入信号为控制信号Ci_a和采样时钟信号CS，输出Ai、Bi和Ci给下级译码器；第一D触发器～第十四D触发器依次输入控制信号Ci_a，并依次输出温度计码A₁～A₇、B₂～B₇、C₇。

在本发明的一个实施例中，所述译码器包括第一半加器、第二半加器、第一～第N-1全加器、第一～第N-2与门和第五非门I5～第N+1非门IN+1，N≥4；

所述第一与门的第一输入端通过所述第五非门I5与所述寄存器连接，所述第一与门的第二输入端与所述寄存器连接；所述第N-2与门的第一输入端通过第N+1非门IN+1与所述寄存器连接，所述第N-2与门的第二输入端与所述寄存器连接；所述第一全加器的输入端连接所述寄存器的输出端，所述第二～第N-1全加器的第一输入端连接所述寄存器的输出端；所述第一全加器的第一输出端与所述第一半加器的第一输入端连接，所述第一半加器的第二输入端连接接地端GND，所述第一全加器的第二输出端与所述第二半加器的第一输入端连接，所述第二半加器的第二输入端与所述第N-2与门的输出端连接；所述第N-2与门的输出端与所述第N-1全加器的第二输入端连接；所述第一～N-3与门的输出端分别与所述第N-3～二全加器的第二输入端连接，所述第N-2全加器、第N-1全加器的第二输入端均连接接地端GND。

进一步地，请参见图9，图9是本发明实施例提供的一种一步1.5位逐次逼近型模数转换器的译码器结构示意图，译码器包括第一半加器～第二半加器、第一全加器～第七全加器、第一与门～第五与门和第五非门I5～第九非门I9；第一与门的第一输入端通过第五非门I5与寄存器的第一D触发器的输出端连接，第一与门的第二输入端与第三D触发器的输出端连接；第二与门的第一输入端通过第六非门I6与寄存器的第四D触发器的输出端连接，第二与门的第二输入端与第五D触发器的输出端连接；第三与门的第一输入端经过第七非门I7与寄存器的第六D触发器的输出端连接，第三与门的第二输入端寄存器的第七D触发器的输出端连接；第四与门的第一输入端通过第八非门I8与寄存器的第八D触发器输出端连接，第四与门的第二输入端与寄存器的第九D触发器的输出端连接；第五与门的第一输入端通过第九非门I9与寄存器的第十D触发器的输出端连接，第五与门的第二输入端与寄存器的第十一D触发器的输出端连接；第一与门输出温度计码BD₂，第二与门输出温度加码BD₃，第三与门输出温度计码BD₄，第四与门输出温度计码BD₅，第五与门输出温度计码BD₆。

更进一步地，通过非门和与门将温度计码A_iB_i(i＝2，3，4，5，6)的温度计码从00、01、11对应转换成00、01、10，通过全全加器将A₇B₇C₇中所包含的信息转换到AD₇BD₇中；再采用错位相加的加法器排列将温度计码转换成二进制码。

具体的，温度计码Ai经过非门和温度计码Bi进行与操作生成BDi，从而产生两位数字码AiBDi(i＝2，3，4，5，6)；温度计码A₇、B₇、C₇经过第一全加器产生两位数字码AD₇BD₇；数字码BD₇和接地端GND经过第一半加器产生最终输出码D₈；温度计码AD₇和BD₆经过第二半加器产生最终输出码D₇和下级进位；温度计码A₆、BD₅和上级进位经过第二全加器产生最终输出码D₆和下级进位；温度计码A₅、BD₄和上级进位经过第三全加器产生最终输出码D₅和下级进位；温度计码A₄、BD₃和上级进位经过第四全加器产生最终输出码D₄和下级进位；温度计码A₃、BD₂和上级进位经过第五全加器产生最终输出码D₃和下级进位；温度计码A₂、接地端GND和上级进位经过第六全加器产生最终输出码D₂和下级进位；温度计码A₁、接地端GND和上级进位经过第七全加器产生最终输出码D₁。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。