存储器装置及其制造方法
阅读说明：本技术 存储器装置及其制造方法 (Memory device and its manufacturing method ) 是由 颜英竹 张维哲 于 2018-05-25 设计创作，主要内容包括：本发明提出了一种存储器装置及其制造方法,其中存储器装置的制造方法,该方法包含形成氧化物层于半导体基底上,形成隔离结构于半导体基底和氧化物层中,隔离结构定义出主动区,形成字线和位线于半导体基底中,其中位线位于字线上方,移除氧化物层,形成凹陷部位于隔离结构与位线之间,以及形成储存节点接点于凹陷部内。此外,由俯视观之,存储器装置包含的储存节点接点与相对应的主动区重叠。(The invention proposes a kind of memory device and its manufacturing methods, the wherein manufacturing method of memory device, this method includes to form oxide skin(coating) on semiconductor base, isolation structure is formed in semiconductor base and oxide skin(coating), isolation structure defines active region, forms wordline and bit line in semiconductor base, its neutrality line is located above wordline, oxide skin(coating) is removed, forms depressed area between isolation structure and bit line, and forms storage node contact in recessed portion.In addition, by overlooking sight, the storage node contact that memory device includes and corresponding active area overlapping.)
技术领域
本发明有关于半导体装置，特别有关于存储器装置及其制造方法。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)是各种电子产品应用常见的半导体装置，动态随机存取存储器具有多个单元胞(unit cell)，每一个单元胞包含电容器和晶体管，电容器用于暂时地储存数据，晶体管作为控制读取和写入数据的开关。晶体管的源极连接至位线(bit line)，晶体管的栅极连接至字线(word line)，晶体管回应来自字线的控制信号而传递位线与电容器之间的数据。
近年来，为了加速半导体装置的操作速度和满足半导体装置微缩化的需求，需要提高动态随机存取存储器的积体密度。然而，增加动态随机存取存储器的积体密度使得存储器的工艺更复杂且困难。因此，对于持续微缩化的存储器的制造仍存在许多需要克服的问题。
发明内容
在存储器装置中，储存节点接点(storage node contact)与主动区(activearea)的重叠随着持续微缩化而成为一项挑战。依据本发明实施例，提供存储器装置的制造方法，使得储存节点接点与相对应的主动区重叠，储存节点接点可以完全位于相对应的主动区范围内，而且储存节点接点与相对应的主动区之间可以达到零偏移。同时，此制造方法不需要针对储存节点接点形成额外的遮罩，因此可以简化存储器装置的工艺步骤。
在一些实施例中，提供存储器装置的制造方法，此制造方法包含形成氧化物层于半导体基底上；形成隔离结构于半导体基底和氧化物层中，隔离结构定义出主动区；形成字线和位线于半导体基底中，其中位线位于字线上方；移除氧化物层，以形成凹陷部位于隔离结构与位线之间；以及形成储存节点接点于凹陷部内。
在一些实施例中，提供存储器装置，其包含半导体基底，具有隔离结构设置于其中且定义出主动区；字线和位线设置于半导体基底中，其中位线位于字线上方；以及储存节点接点设置于隔离结构与位线之间，其中由俯视观之，储存节点接点与相对应的主动区重叠。
依据本发明的一些实施例，隔离结构的上层的第二介电部可由氮化硅制成，其覆盖由氧化硅制成的下层的第一介电部，因此在后续进行的各工艺步骤中，不会发生隔离结构的材料损失，可以避免存储器装置的邻近单元胞之间发生短路问题，进而提升存储器装置的良品率和可靠度。
附图说明
为了让本发明实施例的目的、特征及优点能更明显易懂，以下配合所附图式作详细说明如下：
图1显示依据本发明的一些实施例，存储器装置的局部平面示意图。
图2A-图2D、图3A-图3C、图4A-图4O和图5A-图5E显示依据本发明的一些实施例，制造存储器装置的各个阶段的剖面示意图，其中图4B、图4F、图4N为沿着图1的线B-B绘示，图4C、图4G、图4O为沿着图1的线C-C绘示，其余图式为沿着图1的线A-A绘示。
图6A-图6B显示依据本发明的另一些实施例，制造存储器装置的中间阶段的剖面示意图，其是沿着图1的线A-A绘示。
附图标号：
100～固态成像装置；
101～半导体基底；
103～氧化物层；
105～垫氮化层；
107～隔离沟槽；
109～第一介电材料；
109’～第一介电部；
110～字线；
111～凹槽；
113～第二介电材料；
113’～第二介电部；
115～字线沟槽；
116、143、171～离子注入工艺；
117～阱和通道区；
119～栅极介电层；
120～位线；
120’～位线的导电部；
121、133、133’、149、175～阻障层；
123～字线的导电层；
125、137～介电材料；
127～位线沟槽；
129、129’～间隔层；
130～主动区；
131～导电材料；
131’～位线接点；
135、135’～位线的导电层；
137’～介电盖层；
139、141～凹陷部；
140～隔离结构；
145～轻掺杂漏极区；
147～第一导电部；
150、150’～储存节点接点；
151～第二导电部；
153～介电衬层；
160～电容器；
161～第一电极；
163～介电层；
165～第二电极；
167～层间介电层；
173～掺杂区；
177～导电部；
D1、D2、D3、D4、D5、D6、D7～深度；
T1～厚度。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域相关技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护的范围。
参阅图1，其显示依据本发明的一些实施例，存储器装置100的局部平面示意图，为了让图式清晰容易辨识，图1只绘示存储器装置100的部分元件。如图1所示，存储器装置100包含隔离结构140，其定义出被隔离结构140围绕的主动区130。在一些实施例中，主动区130的平面布局为倾斜于X轴和Y轴的条状区域，且存储器装置100还包含多条沿Y轴方向延伸的字线(word line)110，以及多条沿X轴方向延伸的位线(bit line)120。
在一些实施例中，存储器装置100的每一个主动区130中具有两条字线110和一条位线120，字线110和位线120互相交错设置。此外，存储器装置100还包含储存节点接点150，依据本发明实施例，由俯视观之，储存节点接点150与相对应的主动区130重叠，此重叠包含储存节点接点150与相对应的主动区130部分重叠或完全重叠。在一些实施例中，当储存节点接点150与相对应的主动区130部分重叠时，储存节点接点150的面积小于相对应的主动区130的面积；当储存节点接点150与相对应的主动区130完全重叠时，储存节点接点150的面积等于相对应的主动区130的面积。依据本发明的实施例，无论储存节点接点150与相对应的主动区130部分重叠或完全重叠，皆使得储存节点接点150大致上完全位于主动区130的范围内。如图1所示，依据本发明的一些实施例，当储存节点接点150与相对应的主动区130完全重叠时，储存节点接点150的边界与相对应的主动区130的边界对齐，使得储存节点接点150与主动区130的重叠大致上为零偏移(zero-shift)。
参阅图2A-图2D，其显示依据本发明的一些实施例，制造存储器装置100的一些中间阶段的剖面示意图，图2A-图2D为沿着图1的线A-A绘示。如图2A所示，提供半导体基底101，例如为硅晶元，在半导体基底101上依序形成氧化物层(oxide layer)103和垫氮化层(pad nitride layer)105，氧化物层103的材料例如为二氧化硅，垫氮化层105的材料例如为氮化硅，垫氮化层105可通过化学气相沉积工艺形成。氧化物层103可由垫氧化层(padoxide layer)和四乙氧基硅烷(tetraethoxysilane，TEOS)氧化层组成，在一些实施例中，氧化物层103的厚度T1约为50nm。
接着，通过蚀刻工艺在半导体基底101、氧化物层103和垫氮化层105中形成隔离沟槽107，在蚀刻工艺之前，可通过光刻胶涂布、曝光和显影形成图案化光刻胶作为蚀刻遮罩，或者可使用硬遮罩(hard mask)作为蚀刻遮罩，蚀刻遮罩的开口对应于隔离沟槽107的位置。在一些实施例中，隔离沟槽107在半导体基底101中的深度D1约为350nm。
在隔离沟槽107内填入第一介电材料109，且第一介电材料109还沉积在垫氮化层105上，第一介电材料109例如为二氧化硅。之后，使用化学机械研磨(Chemical MechanicalPolishing，CMP)工艺移除隔离沟槽107以外的第一介电材料109，在此垫氮化层105作为化学机械研磨的停止层，使得隔离沟槽107内的介电材料109的顶面与垫氮化层105的顶面共平面。
参阅图2B，利用蚀刻工艺让隔离沟槽107内的第一介电材料109形成凹槽111，并且在隔离沟槽107的下方部分产生第一介电部109’。在一些实施例中，凹槽111的底面低于半导体基底101的顶面的深度D2约为30nm。
参阅图2C，在凹槽111内填入第二介电材料113，且第二介电材料113还沉积在垫氮化层105上，第二介电材料113例如为氮化硅。参阅图2D，对第二介电材料113和垫氮化层105进行回蚀刻(etch back)工艺，移除部分的第二介电材料113和垫氮化层105，在隔离沟槽107的上方部分产生第二介电部113’，隔离沟槽107内的第一介电部109’和第二介电部113’构成隔离结构140，又可称为浅沟槽隔离(shallow trench isolation，STI)结构，隔离结构140定义出存储器装置100的主动区130，且此时隔离结构140的顶面与氧化物层103的顶面共平面。
接续图2D，继续参阅图3A-图3C，其显示依据本发明的一些实施例，制造存储器装置100的一些中间阶段的剖面示意图，图3A-图3C为沿着图1的线A-A绘示。如图3A所示，利用蚀刻工艺在半导体基底101和氧化物层103中蚀刻出字线沟槽115。在蚀刻工艺之前，可通过光刻胶涂布、曝光和显影形成图案化光刻胶作为蚀刻遮罩，或者使用硬遮罩作为蚀刻遮罩，蚀刻遮罩的开口对应于字线沟槽115的位置。在一些实施例中，字线沟槽115在半导体基底101中的深度D3约为210nm。接着，通过字线沟槽115对半导体基底101进行离子注入工艺116，在字线沟槽115的底部周围的半导体基底101中形成阱(well)区和通道(channel)区117。
参阅图3B，在字线沟槽115内依序沉积栅极介电层119、阻障(barrier)层121和字线的导电层123，且栅极介电层119、阻障(barrier)层121和字线的导电层123还沉积在氧化物层103上(未绘示)，字线的导电层123又可作为栅极电极层。在一些实施例中，栅极介电层119的材料例如为二氧化硅，阻障层121的材料例如为氮化钛(TiN)，字线的导电层123的材料例如为钨(W)。之后，对栅极介电层119、阻障层121和字线的导电层123的沉积材料进行回蚀刻(etch back)工艺，在字线沟槽115内形成埋置(buried)的字线110。在一些实施例中，字线110的顶面低于半导体基底101的顶面的深度D4约为130nm。
参阅图3C，接着在字线沟槽115内填满介电材料125，且介电材料125还沉积于氧化物层103上。在一些实施例中，介电材料125例如为氮化硅。
如图4A所示，利用蚀刻工艺在半导体基底101、氧化物层103和介电材料125中形成位线沟槽127，位线沟槽127的底面高于字线110的顶面，且在字线沟槽115内留下一部分的介电材料125覆盖字线110。
在一些实施例中，位线沟槽127的底面低于半导体基底101的顶面的深度D5约为60nm。同时，请参阅图4B和图4C，其分别显示在字线110正上方和在两条字线110之间的位线沟槽127的剖面示意图。如图4B所示，沿着图1的线B-B，位线沟槽127形成在字线110正上方的介电材料125中。如图4C所示，沿着图1的线C-C，位线沟槽127穿过介电材料125形成在半导体基底101和氧化物层103中，位线沟槽127的位置对应于隔离结构140之间的主动区130。
参阅图4D，在位线沟槽127的侧壁和底面上顺形地(conformally)形成间隔层129，且间隔层129还形成在介电材料125上。在一些实施例中，间隔层129的材料例如为氮化硅，且可通过化学气相沉积(Chemical Vapor Deposition，CVD)工艺形成间隔层129。虽然未绘示，在图4B和图4C所示的位线沟槽127的侧壁和底面上也顺形地形成间隔层129，且间隔层129还形成在介电材料125上。
参阅图4E，利用蚀刻工艺移除位于位线沟槽127的底面上的间隔层129，以提供位线接点(bit line contact)之用。在蚀刻工艺之前可通过光刻胶涂布、曝光和显影形成图案化光刻胶作为蚀刻遮罩，同时参阅图1，以俯视观之，蚀刻遮罩的开口露出两条字线110之间的线形区域。
参阅图4F和图4G，其分别显示在字线110正上方和在两条字线110之间，蚀刻后的间隔层129的剖面示意图。如图4F所示，沿着图1的线B-B，在字线110正上方的位线沟槽127内的间隔层129并未被蚀刻，而位于介电材料125上的间隔层129则被蚀刻移除。如图4G所示，沿着图1的线C-C，在位线沟槽127的底面上和介电材料125上的间隔层129皆被蚀刻移除，只留下位线沟槽127的侧壁上的间隔层129，并且在半导体基底101上的氧化物层103也被部分移除或完全移除，在此处的位线沟槽127的深度D6可被略微加深，在一些实施例中，深度D6约为70nm。
参阅图4H，在位线沟槽127内沉积作为位线接点的导电材料131，并且导电材料131还沉积在间隔层129上。在一些实施例中，导电材料131例如为多晶硅。虽然未绘示，在图4F和图4G所示的位线沟槽127内也沉积导电材料131，且导电材料131还沉积在图4F的介电材料125上和图4G的半导体基底101和隔离结构140上。
参阅图4I，对图4H的导电材料131进行回蚀刻工艺，在位线沟槽127的底面上形成位线接点131’。虽然未绘示，同时，沿着图1的线B-B和线C-C，位线沟槽127内的导电材料131也被回蚀刻。
参阅图4J，在位线沟槽127内依序沉积阻障层133和位线的导电层135，且阻障层133和位线的导电层135还沉积在间隔层129上。在一些实施例中，阻障层133的材料例如为氮化钛(TiN)，位线的导电层135的材料例如为钨(W)。虽然未绘示，同时，沿着图1的线B-B和线C-C，在位线沟槽127内也依序沉积阻障层133和位线的导电层135，且阻障层133和位线的导电层135还沉积在图4F的介电材料125上和图4G的半导体基底101和隔离结构140上。
参阅图4K，对图4J的阻障层133和位线的导电层135进行回蚀刻工艺，在位线沟槽127内形成埋置(buried)的位线120的导电部120’，导电部120’包含位线接点131’、阻障层133’和导电层135’。在一些实施例中，位线120的导电部120’的顶面低于半导体基底101的顶面。虽然未绘示，同时，沿着图1的线B-B和线C-C，在位线沟槽127内的阻障层133和位线的导电层135也被回蚀刻。
参阅图4L，在位线沟槽127内填满介电材料137，且介电材料137还沉积在氧化物层103和隔离结构140上方的介电材料125和间隔层129上。在一些实施例中，介电材料137例如为氮化硅。虽然未绘示，同时，沿着图1的线B-B和线C-C，在位线沟槽127内也填满介电材料137，且介电材料137还沉积在图4F的介电材料125上和图4G的半导体基底101和隔离结构140上。
参阅图4M，对氧化物层103和隔离结构140上方的介电材料137进行回蚀刻工艺，且此回蚀刻工艺同时移除氧化物层103和隔离结构140上方的介电材料125和间隔层129，结果在位线120的导电层135’上产生介电盖层137’，并且在位线沟槽127的侧壁上产生间隔层129’，形成位线120。如图4M图所示，此时位线120的顶面(亦即介电盖层137’的上表面)与氧化物层103的顶面共平面。
同时，参阅图4N和图4O，其分别显示在字线110正上方和在两条字线110之间，对介电材料137进行回蚀刻工艺后产生的介电盖层137’和间隔层129’的剖面示意图。如图4N所示，沿着图1的线B-B，在字线110正上方的位线120的顶面与介电材料125的顶面共平面。如图4O所示，沿着图1的线C-C，位于两条字线110之间的位线120的顶面与半导体基底101的顶面和隔离结构140的顶面共平面。
接续图4M，继续参阅图5A-图5E，其显示依据本发明的一些实施例，制造存储器装置100的一些中间阶段的剖面示意图，图5A-图5E为沿着图1的线A-A绘示。如图5A所示，移除氧化物层103，形成凹陷部139位于隔离结构140与位线120之间，凹陷部139的深度亦即为氧化物层103的厚度T1(参阅图2A)，例如约为50nm。在一些实施例中，可通过湿式蚀刻工艺移除氧化物层103。由于间隔层129’和第二介电部113’的材料与氧化物层103的材料不同，因此移除氧化物层103的蚀刻工艺不会对位线120的间隔层129’和隔离结构140的第二介电部113’造成损伤，亦即位线120的间隔层129’的厚度和隔离结构140的第二介电部113’的宽度可以维持不变。
参阅图5B，在一些实施例中，经由图5A的凹陷部139进一步蚀刻半导体基底101，产生深度加深的凹陷部141。由于半导体基底101的硅基材料与间隔层109’的氮化硅材料和隔离结构140的第二介电部113’的氮化硅材料在蚀刻时具有高度蚀刻选择性，因此可以精确控制对半导体基底101的蚀刻，而不会影响位线120的间隔层129’的厚度和隔离结构140的第二介电部113’的宽度。
在一些实施例中，从隔离结构140的顶面开始算起，凹陷部141的深度D7约为100nm。此外，在经由凹陷部139蚀刻半导体基底101之前，同时参阅图1，从俯视观之，形成遮罩170覆盖与储存节点接点150相对应的主动区130以外的一部分的主动区130，在一些实施例中，上述遮罩170可以是在两条字线110之间形成的光刻胶图案，其覆盖位于两条字线110之间的主动区130，且在位线120上方。在产生凹陷部141之后，移除遮罩170，然后可以经由凹陷部141对半导体基底101进行离子注入工艺143，形成轻掺杂漏极区(lightly dopeddrain，LDD)145。
参阅图5C，在凹陷部141内先沉积第一导电材料层(未绘示)，在一些实施例中，第一导电层例如为掺杂的多晶硅层。对第一导电材料层进行回蚀刻工艺，于凹陷部141内形成储存节点接点150的第一导电部147，第一导电部147未填满凹陷部141。接着，在第一导电部147上方依序沉积阻障材料层(未绘示)和第二导电材料层(未绘示)填满凹陷部141，且阻障材料层和第二导电材料层还沉积于凹陷部141以外的区域上。在一些实施例中，阻障材料层例如为氮化钛(TiN)，第二导电材料层例如为钨(W)。接着，将沉积的阻障材料层和第二导电材料层回蚀刻，在凹陷部141内形成储存节点接点150的阻障层149和第二导电部151。
如图5C所示，在一些实施例中，储存节点接点150包含第一导电部147、阻障层149和第二导电部151，其中第二导电部151在第一导电部147上方，阻障层149介于第一导电部147与第二导电部151之间，且阻障层149围绕第二导电部151。依据本发明实施例，储存节点接点150的顶面与隔离结构140的顶面共平面，并且储存节点接点150的顶面也与位线120的顶面共平面。
参阅图5D，在图5C的结构上形成介电衬层153，在一些实施例中，介电衬层153的材料例如为氮化硅，介电衬层153覆盖储存节点接点150、位线120和隔离结构140。
参阅图5E，在图5D的结构上形成电容器160，且电容器160穿过介电衬层153而电连接至储存节点接点150。首先于介电衬层153上形成层间介电(interlayer dielectric，ILD)层167，在一些实施例中，层间介电层167的材料例如为二氧化硅。于层间介电层167和介电衬层153中形成电容器160的开口。可以通过在层间介电层167上形成图案化光刻胶或硬遮罩作为蚀刻遮罩，蚀刻遮罩的开口对应于电容器160的位置。对层间介电层167和介电衬层153进行蚀刻工艺，形成电容器160的开口。借着，在电容器160的开口内和层间介电层167上依序沉积第一电极161、介电层163和第二电极165的材料，并且对上述沉积材料进行平坦化工艺，使得电容器160的顶面与层间介电层167的顶面共平面，完成如图5E所示的存储器装置100。
图6A和图6B显示依据本发明的另一些实施例，制造存储器装置100的一些中间阶段的剖面示意图，图6A和图6B为沿着图1的线A-A绘示。接续图5A，参阅图6A，在移除氧化物层103形成凹陷部139之后，不对半导体基底101进行蚀刻工艺，先经由凹陷部139对半导体基底101进行离子注入工艺(未绘示)，形成轻掺杂漏极区(LDD)145。之后，再经由凹陷部139对半导体基底101进行另一道离子注入工艺171，形成掺杂区173。
参阅图6B，在图6A的凹陷部139内依序沉积阻障材料层(未绘示)和导电材料层(未绘示)填满凹陷部139，且阻障材料层和导电材料层还沉积在凹陷部139以外的区域上。在一些实施例中，阻障材料层例如为氮化钛(TiN)，导电材料层例如为钨(W)。接着，对阻障材料层和导电材料层进行回蚀刻工艺，形成储存节点接点150’的阻障层175和导电部177。在此实施例中，储存节点接点150’包含阻障层175和导电部177，阻障层175围绕导电部177的侧壁和底部，且在邻近储存节点接点150’的下方具有掺杂区173。在此实施例中，掺杂区173可以提供与图5C所示的第一导电部147相似的作用。之后，在图6B的结构上进行图5D和图5E的工艺步骤，形成电容器160，完成存储器装置100。
依据本发明实施例，在移除位于主动区的氧化物层后所产生的凹陷部中形成储存节点接点，因此储存节点接点的形成为自对准(self-aligned)工艺，不需要额外形成用于储存节点接点的遮罩，即能完成储存节点接点的制作，使得存储器装置的制造可以节省一道光罩的工艺，让存储器装置的工艺步骤更简化。
再者，从俯视观之，储存节点接点可以完全位于主动区的范围内，并且在一些实施例中，储存节点接点与主动区的重叠可以是零位移，亦即储存节点接点的边界可以与主动区的边界对齐，这对于积体密度增加且尺寸日渐微缩化的存储器装置而言，可以降低储存节点接点与主动区之间的接触阻抗，并提升存储器装置的效能和可靠度。
此外，依据本发明实施例，位线是形成在半导体基底内的沟槽中，位线的顶面与储存节点接点的顶面和隔离结构的顶面共平面，亦即位线是埋置在半导体基底中，这使得位线不会发生崩塌的问题，进而提高存储器装置的可靠度。
另外，依据本发明实施例，在移除位于主动区的氧化物层产生凹陷部的工艺中，以及后续对半导体基底进行蚀刻加深凹陷部的工艺中，由于各元件层的材料的蚀刻选择比，隔离结构的上层的第二介电部不会有材料损失，亦即隔离结构的宽度不会改变，因此存储器装置的各单元胞之间不会有短路的风险，并且位线的导电部与储存节点接点之间的间隔层也不会有材料损失，亦即间隔层的厚度不会改变，因此也不会有位线与储存节点接点的寄生电容问题。
此外，依据本发明的一些实施例，隔离结构的上层的第二介电部可由氮化硅制成，其覆盖由氧化硅制成的下层的第一介电部，因此在后续进行的各工艺步骤中，不会发生隔离结构的材料损失，可以避免存储器装置的邻近单元胞之间发生短路问题，进而提升存储器装置的良品率和可靠度。
虽然本发明实施例已揭露如上，然而这些实施例并非用以限定本发明，在本发明所属技术领域中相关技术人员当可了解，在不脱离本发明的精神和范围内，当可做些许更动与润饰。因此，本发明的保护范围当视权利要求所界定为准。