阅读说明：本技术 印刷电路板和包括印刷电路板的存储装置 (Printed circuit board and memory device including the same ) 是由 白隼奇 朴光洙 金熙珠 于 2019-04-26 设计创作，主要内容包括：提供了一种印刷电路板和包括印刷电路板的存储装置。所述印刷电路板可包括控制器插座、第一分支点、第二分支点和第三分支点、设置在顶表面上的第一插座和第二插座以及设置在底表面上的第三插座和第四插座。第一分支点可以在平行于顶表面的水平方向上与控制器插座间隔开第一距离,并且可以电连接到控制器插座。第二分支点可以与第一分支点间隔开比第一距离长的第二距离,并且可以电连接到第一分支点、第一插座和第三插座。第三分支点可以与第一分支点间隔开比第一距离长的第三距离,并且可以电连接到第一分支点、第二插座和第四插座。(A printed circuit board and a memory device including the same are provided. The printed circuit board may include a controller socket, a first branch point, a second branch point, and a third branch point, a first socket and a second socket disposed on the top surface, and a third socket and a fourth socket disposed on the bottom surface. The first branch point may be spaced apart from the controller socket by a first distance in a horizontal direction parallel to the top surface, and may be electrically connected to the controller socket. The second branch point may be spaced apart from the first branch point by a second distance longer than the first distance, and may be electrically connected to the first branch point, the first receptacle, and the third receptacle. The third branch point may be spaced apart from the first branch point by a third distance longer than the first distance, and may be electrically connected to the first branch point, the second receptacle, and the fourth receptacle.)

印刷电路板和包括印刷电路板的存储装置

该专利申请要求于2018年5月29日在韩国知识产权局提交的第 10-2018-0061301号韩国专利申请的权益，其全部内容通过引用合并于此。

技术领域

示例实施例涉及半导体存储器。例如，至少一些示例实施例涉及一种印刷电路板和/或包括印刷电路板的存储装置。

背景技术

半导体存储器装置可以分类为在断电时丢失存储在其中的数据的易失性存储器装置(例如，静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM))和即使在断电时也保留存储在其中的数据的非易失性存储器装置(例如，只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM))。

在基于闪存的存储装置中，基于电信号执行各种操作。作为示例，存储装置可以包括被配置为通过多条信号线彼此进行通信的控制器和非易失性存储器装置。为了提高存储装置的可靠性，正在实施许多方案以保持信号的可靠性。然而，由于对具有快速操作速度和高集成密度的存储装置的需求增加，可能难以保持信号可靠性。

发明内容

本发明构思的一些示例实施例提供了一种高可靠性的印刷电路板和/或包括高可靠性的印刷电路板的存储装置。

根据本发明构思的一些示例实施例，一种具有顶表面和底表面的印刷电路板(PCB)可包括：控制器插座，在顶表面上；第一插座和第二插座，在顶表面上；第三插座和第四插座，在底表面上，分别面向第一插座和第二插座；以及多条信号线，将控制器插座连接到第一插座、第二插座、第三插座和第四插座，所述多条信号线在多个分支点处连接，所述多个分支点包括：第一分支点，电连接到控制器插座，使得第一分支点在平行于顶表面的水平方向上与控制器插座间隔第一距离，第二分支点，电连接到第一分支点、第一插座和第三插座，使得第二分支点与第一分支点间隔第二距离，第二距离在水平方向上比第一距离长，以及第三分支点，电连接到第一分支点、第二插座和第四插座，使得第三分支点与第一分支点间隔第三距离，第三距离在水平方向上比第一距离长。

根据本发明构思的一些示例实施例，一种存储装置可包括：多个非易失性存储器装置，包括第一非易失性存储器装置、第二非易失性存储器装置、第三非易失性存储器装置和第四非易失性存储器装置；存储器控制器，被配置为控制所述多个非易失性存储器装置；以及多条信号线，包括：第一信号线，被配置为将存储器控制器电连接到第一分支点，第二信号线，被配置为将第一分支点电连接到第二分支点，第二信号线比第一信号线长，第三信号线，被配置为将第一分支点电连接到第三分支点，第三信号线比第一信号线长，第四信号线，被配置为将第二分支点电连接到第一非易失性存储器装置，第五信号线，被配置为将第二分支点电连接到第二非易失性存储器装置，第六信号线，被配置为将第三分支点电连接到第三非易失性存储器装置，以及第七信号线，被配置为将第三分支点电连接到第四非易失性存储器装置。

根据本发明构思的一些示例实施例，一种存储装置可包括：存储器控制器；多个非易失性存储器装置，包括第一非易失性存储器装置、第二非易失性存储器装置、第三非易失性存储器装置和第四非易失性存储器装置；以及印刷电路板，包括顶表面和底表面，顶表面具有安装在其上的第一非易失性存储器装置和第二非易失性存储器装置，底表面具有安装在其上的第三非易失性存储器装置和第四非易失性存储器装置使得第三非易失性存储器装置面向第一非易失性存储器装置并且第四非易失性存储器装置面向第二非易失性存储器装置，所述印刷电路板包括将存储器控制器连接到所述多个非易失性存储器装置的多条信号线，所述多条信号线在多个分支点处连接，所述多个分支点包括：第一分支点，电连接到存储器控制器，使得第一分支点在平行于顶表面的水平方向上与存储器控制器间隔第一距离，第二分支点，电连接到第一分支点、第一非易失性存储器装置和第三非易失性存储器装置，使得第二分支点在水平方向上与第一分支点间隔第二距离，第二距离比第一距离长，以及第三分支点，电连接到第一分支点、第二非易失性存储器装置和第四非易失性存储器装置，使得第三分支点在水平方向上与第一分支点间隔第三距离，第三距离比第一距离长。

根据本发明构思的一些示例实施例，一种具有顶表面和底表面的印刷电路板(PCB)可包括：控制器插座，设置在顶表面上；多个插座，在PCB上，所述多个插座包括：第一插座，在顶表面上，第二插座，在顶表面上，与第一插座间隔设置距离，第三插座，在顶表面上，在第一插座和第二插座之间，第四插座，在底表面上，面向第一插座，第五插座，在底表面上，面向第二插座，和第六插座，在底表面上，面向第三插座；以及多条信号线，将控制器插座连接到所述多个插座，所述多条信号线在多个分支点处连接，所述多个分支点包括：第一分支点，电连接到控制器插座，第二分支点，电连接到第一分支点、第一插座和第二插座，以及第三分支点，电连接到第一分支点、第四插座和第五插座。

根据本发明构思的一些示例实施例，一种存储装置可包括：存储器控制器；多个非易失性存储器装置，包括第一非易失性存储器装置、第二非易失性存储器装置、第三非易失性存储器装置、第四非易失性存储器装置、第五非易失性存储器装置和第六非易失性存储器装置；以及印刷电路板，包括顶表面和底表面，顶表面具有安装在其上的第一非易失性存储器装置和第二非易失性存储器装置以及安装在第一非易失性存储器装置和第二非易失性存储器装置之间的第三非易失性存储器装置，并且底表面具有安装在其上的分别面向第一非易失性存储器装置、第二非易失性存储器装置和第三非易失性存储器装置的第四非易失性存储器装置、第五非易失性存储器装置和第六非易失性存储器装置，所述印刷电路板包括：第一分支点，电连接到存储器控制器，第二分支点，电连接到第一分支点、第一非易失性存储器装置和第二非易失性存储器装置，以及第三分支点，电连接到第一分支点、第四非易失性存储器装置和第五非易失性存储器装置。

附图说明

从以下结合附图的简要描述中，将更清楚地理解示例实施例。附图表示如本文所述的非限制性示例实施例。

图1是示出根据本发明构思的示例实施例的存储装置的框图；

图2A和图2B是被提供以示出存储器控制器和非易失性存储器装置之间的信号流的框图和时序图；

图3A和3B是被提供以示出根据本发明构思的示例实施例的存储装置中的信号流的框图和时序图；

图4是示出根据本发明构思的示例实施例的存储装置中的信号流的框图；

图5A至图5C中的每个是被提供以示出图4中所示的信号流的时序图；

图6是示出根据本发明构思的示例实施例的存储装置中的信号流的框图；

图7是示出根据本发明构思的示例实施例的存储装置的示例的框图；

图8是示出根据本发明构思的示例实施例的存储装置的示例的示图；

图9A至图9C是示出图8的印刷电路板的示例的示图；

图10A至图10C是示出图8的印刷电路板的示例的示图；

图11A和图11B是示出图8的印刷电路板的示例的示图；

图12A和图12B是示出根据本发明构思的示例实施例的印刷电路板的示例的示图；

图13A和图13B是示出根据本发明构思的示例实施例的反射信号衰减效应的时序图；

图14A和图14B是示出根据本发明构思的示例实施例的反射信号衰减效应的时序图；

图15是示出使用根据本发明构思的示例实施例的存储装置的SSD系统的框图。

应注意，这些图旨在描述在特定示例性实施例中使用的方法、结构和/ 或材料的一般特征以及对下面提供的文字描述进行补充。然而，这些附图未被按比例绘制，并且可不精确地反映任何给定示例实施例的精确结构或性能特征，并且不应被解释为限定或限制示例实施例所包含的值或属性的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用的相似或相同的标号旨在指示相似或相同的元件或特征的存在。

具体实施方式

现在将参照示出了一些示例实施例的附图更全面地描述本发明构思的示例实施例。

图1是示出根据本发明构思的示例实施例的存储装置的框图。

参照图1，存储装置100可以包括存储器控制器110和多个非易失性存储器装置120。

存储器控制器110可以控制非易失性存储器装置120。例如，存储器控制器110可以分别通过多个通道CH1-CHn控制非易失性存储器件120。

可以基于通过通道CH1-CHn从存储器控制器110发送的信号来操作非易失性存储器装置120。例如，在存储器控制器110的控制下，非易失性存储器装置120中的每一个可以被配置为存储通过通道CH1-CHn发送的数据和/ 或通过通道CH1-CHn将存储的数据发送到存储器控制器110。

在一些示例实施例中，非易失性存储器装置120中的每一个可以是NAND FLASH存储器芯片或包括多个NAND FLASH存储器芯片的多芯片封装件，但是本发明构思不限于此。例如，非易失性存储器装置120中的每一个可以是各种存储器装置(诸如，静态RAM(SRAM)装置、动态RAM(DRAM)装置、同步 DRAM(SDRAM)装置、相变RAM(PRAM)装置、磁性RAM(MRAM)装置、电阻 RAM(RRAM)装置和铁电RAM(FRAM)装置)中的一个。

在一些示例实施例中，通道CH1-CHn中的每一个或一个(例如，第一通道CH1)可以用于允许非易失性存储器装置120中的至少两个与存储器控制器110进行通信。换言之，存储装置100可以具有多秩结构(或拓扑结构)。例如，计划发送到连接到第一通道CH1的第一存储器装置的信号可以被提供给连接到第一通道CH1的其他存储器装置。

通常，由这样的其他存储器装置产生的反射信号可能被发送到第一存储器装置。发送到第一存储器装置的反射信号可影响第一存储器装置的正常接收的信号。这可导致第一存储器装置中的异常信号接收或故障。

相比之下，在一个或更多个示例实施例中，根据本发明构思的示例实施例的存储装置100，存储器控制器110和非易失性存储器装置120之间的通道或信号线可以被配置为在特定部分具有调整的(例如，增加的)长度。因此，存储装置100可以减少反射信号对连接到同一通道的多个非易失性存储器装置的影响。将参照附图更详细地描述与信号线的长度相关联的存储装置 100的一些特征。

在一些示例实施例中，非易失性存储器装置120中的每一个可以是包括多个非易失性存储器芯片或管芯的存储器封装件。在一些示例实施例中，由于非易失性存储器装置120中的每一个包括多个非易失性存储器芯片或管芯，因此可以容易地实现大容量存储装置。为了便于描述，术语“存储器装置”将在以下描述中使用，但是它也可以被解释为指代包括多个存储器芯片的存储器封装件。

图2A和图2B是被提供以描述存储器控制器和非易失性存储器装置之间的信号流的框图和时序图。为了便于描述，以下描述将集中于存储装置100 的一部分，在该部分中，连接到第一通道CH1的第一非易失性存储器装置NVM1 至第四非易失性存储器装置NVM4和构成第一通道CH1的多条信号线中的一条信号线被提供。然而，本发明构思不限于此，并且在特定示例实施例中，第一通道CH1还可以包括多条信号线。在特定示例实施例中，存储器控制器11 还可以通过第一通道CH1连接到其他非易失性存储器装置。

在图2B的时序图中，水平轴和垂直轴分别表示时间和信号幅度。为了便于描述，图2B的时序图以简化的方式示出，但实际上通过信号线提供的信号的波形不限于图2B的波形。

参照图2A，存储器控制器11可以通过第一通道CH1的信号线S1-S7被连接到第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4。在一些示例实施例中，第一通道CH1的信号线S1-S7可以表示用于将其他控制信号中的一个或数据信号DQ发送到非易失性存储器装置NVM1-NVM4中的至少一个的单个互连结构。

例如，信号线S1-S7可用于向非易失性存储器装置NVM1-NVM4中的每一个提供一个信号(例如，数据信号DQ)。换言之，第一非易失性存储器装置 NVM1至第四非易失性存储器装置NVM4中的每一个可以被配置为接收通过第一通道CH1的信号线S1-S7从存储器控制器11发送的相同的信号。为此，第一通道CH1可以包括多个分支点B1、B2和B3，并且可以基于分支点B1、B2 和B3的位置被分成多个部分P0、P1和P2。

在一些示例实施例中，部分P0、P1和P2可以以这样的方式定义：信号线S1-S7中的三条在分支点B1、B2和B3中的每一个处彼此相遇。例如，第零部分P0可以包括从存储器控制器11到第一分支点B1的信号线S1。第一部分P1可以包括从第一分支点B1到第二分支点B2的信号线S2和从第一分支点B1到第三分支点B3的信号线S3。第二部分P2可以包括从第二分支点 B2到第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2的信号线S4和S5以及从第三分支点B3到第三非易失性存储器装置NVM3和第四非易失性存储器装置NVM4的信号线S6和S7。换言之，每条信号线可以在分支点B1、B2和B3处分支为两条信号线，因此，存储器控制器11和第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4中的每一个可被彼此电连接。

在一些示例实施例中，第零部分P0可以包括一条信号线(例如，S1)。第一部分P1可以包括两条信号线(例如，S2和S3)。第二部分P2可以包括四条信号线(例如，S4、S5、S6和S7)。然而，本发明构思不限于该示例，并且根据连接到单个通道的非易失性存储器装置的数量，可以改变每个部分中的信号线的数量。

在一些示例实施例中，存储器控制器11可以使用附加控制信号(例如，芯片选择信号)来选择信号将被发送到的非易失性存储器装置。例如，在存储器控制器11向第一非易失性存储器装置NVM1发送输入信号的情况下，存储器控制器11可以激活用于选择第一非易失性存储器装置NVM1的芯片选择信号，然后可以通过信号线S1-S7将输入信号发送到第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4。在一些示例实施例中，可以通过彼此不同的附加信号线将芯片选择信号提供给第一非易失性存储器装置NVM1 至第四非易失性存储器装置NVM4中的每一个。

这里，由于输入信号不仅被提供给选择的装置(例如，第一非易失性存储器装置NVM1)而且提供给未选择的装置(例如，非易失性存储器装置 NVM2-NVM4)，因此可以由未选择的非易失性存储器装置NVM2-NVM4产生反射波或信号。例如，在存储器控制器11通过信号线S1-S7向第一非易失性存储器装置NVM1发送为第一非易失性存储器装置NVM1准备的输入信号的情况下，由于在第三非易失性存储器装置NVM3的输入端处的阻抗失配，第三非易失性存储器装置NVM3可产生反射信号。

在一些示例实施例中，第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4中的每一个可以包括用于阻抗匹配的片内终结(ODT)电阻器。可以提供ODT电阻器以实现信号线和多个存储器装置之间的阻抗匹配，从而阻止(或可选地，防止)反射信号的产生。然而，在存储装置100的操作速度高于特定速度的情况下(即，存储装置100被配置为执行高速操作)，传统的ODT电阻器可能难以有效地抑制反射信号。

在图2A中，虚线表示来自存储器控制器11的输入信号，而单点划线表示来自第三非易失性存储器装置NVM3的反射信号。如图2A所示，来自第三非易失性存储器装置NVM3的反射信号可以通过信号线S6、S3、S2和S4被发送到第一非易失性存储器装置NVM1。换言之，第一非易失性存储器装置NVM1 不仅可以接收到来自存储器控制器11的输入信号，还可以接收到来自第三非易失性存储器装置NVM3的反射信号。

在这种情况下，第一非易失性存储器装置NVM1可能难以正常地确定输入信号。例如，如图2B所示，输入信号的感测裕度可以是第一时间T1。在特定操作速度下，反射信号可以在第一时间T1内或在上升沿区域中被发送到第一非易失性存储器装置NVM1。在这种情况下，反射信号可能在第一时间T1 内引起信号失真，作为结果，第一非易失性存储器装置NVM1可能难以精确地确定输入信号。

图3A和图3B是被提供以示出根据本发明构思的示例实施例的存储装置中的信号流的框图和时序图。为了简明描述，可以通过参考标号来识别先前描述的元件，而不重复其重叠描述。

参照图3A，存储装置100可以包括存储器控制器110和第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4。第一通道CH1可以包括信号线SL01、SL11、SL12、SL21、SL22、SL23和SL24，并且存储器控制器110 可以通过包括在第一通道CH1中的信号线SL01、SL11、SL12、SL21、SL22、 SL23和SL24被连接到第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4中的每一个。类似于先前描述的结构，第一通道CH1可以包括多个分支点BP11、BP21和BP22，并且可以基于分支点BP11、BP21和BP22的位置被划分为第零部分PR0、第一部分PR1和第二部分PR2。第一通道CH1的这种划分类似于先前示例的划分，因此，将省略其详细描述。

在根据本发明构思的示例实施例的存储装置100中，可以调整特定部分中的通道的长度或信号线的长度，以减少非易失性存储器装置之间的可能由反射信号引起的不期望的干扰。例如，在图3A的结构中，与图2A的结构相比，第一部分PR1中的信号线SL11和SL12的长度可以被增加。换言之，图 3A的信号线SL11和SL12的长度可以分别比图2A的信号线S2和S3的长度长。

在一些示例实施例中，第一部分PR1中的信号线SL11和SL12中的每一个的长度可以比第零部分PR0中的信号线SL01的长度长。在特定实施例中，可增加第一部分PR1中的信号线SL11和SL12中的每一个的长度以阻止(或可选地，防止)来自第三非易失性存储器装置NVM3或第四非易失性存储器装置NVM4的反射信号影响将被发送到第一非易失性存储器装置NVM1或第二非易失性存储器装置NMV2的输入信号。在特定示例实施例中，第一部分PR1中的信号线SL11和SL12中的每一个的长度可以以反射信号被衰减至特定电平以下的方式增加。这里，特定电平可被确定为充分地阻止(或可选地，防止) 来自第三非易失性存储器装置NVM3或第四非易失性存储器装置NVM4的反射信号影响将被发送到第一非易失性存储器装置NVM1或第二非易失性存储器装置NMV2的输入信号。在特定示例实施例中，可以增加第一部分PR1中的信号线SL11和SL12的长度来将反射信号延迟特定时间段。这里，特定时间段可以被确定为充分地阻止(或可选地，防止)来自第三非易失性存储器装置 NVM3或第四非易失性存储器装置NVM4的反射信号影响将被发送到第一非易失性存储器装置NVM1或第二非易失性存储器装置NMV2的输入信号。

例如，在存储器控制器110发送为第一非易失性存储器装置NVM1准备的输入信号的情况下，可以通过信号线SL01、SL11和SL21将输入信号提供给第一非易失性存储器装置NVM1。在这种情况下，输入信号也可以通过信号线 SL01、SL12和SL23被提供给第三非易失性存储器装置NVM3。如上所述，反射信号可以由第三非易失性存储器装置NVM3产生，并且可以通过信号线SL23、 SL12、SL11和SL21被发送到第一非易失性存储器装置NVM1。

在这种情况下，由于第一部分PR1中的信号线SL12和SL11中的每一条的长度的增加，可以有效地防止或抑制来自第三非易失性存储器装置NVM3的反射信号影响输入信号(即，将被发送到第一非易失性存储器装置NVM1的信号)。例如，如图3B所示，由于第一部分PR1中的信号线SL12和SL11中的每一个具有增加的长度，所以第一部分PR1中的信号线SL11和SL12可以允许来自第三非易失性存储器装置NVM3的反射信号具有低于特定电平的衰减的幅度。换言之，由于它的衰减的幅度，反射信号可具有对将被发送到第一非易失性存储器装置NVM1的输入信号小的影响。也就是说，由于反射信号应该通过加长信号线SL12和SL11进行传输，所以当反射信号被发送到第一非易失性存储器装置NVM1时，反射信号可以具有降低的幅度或损失的能量。这可以使得可减小由其他非易失性存储器装置产生的反射信号对第一非易失性存储器装置NVM1的操作的影响。

在特定示例实施例中，第一部分PR1中的信号线SL11和SL12可以被配置为将反射信号延迟特定时间。例如，这可以使得可允许在输入信号的第一时间T1(即，感测裕度)之后将反射信号发送到第一非易失性存储器装置NVM1，从而减小反射信号对第一非易失性存储器装置NVM1的影响。换言之，由于加长信号线SL12和SL11位于从第三非易失性存储器装置NVM3到第一非易失性存储器装置NVM1的反射信号的传输路径上，所以反射信号的传输时间可以增加由增加的信号线长度给予的延迟时间；也就是说，将反射信号从第三非易失性存储器装置NVM3发送到第一非易失性存储器装置NVM1需要更长的时间。这意味着来自第三非易失性存储器装置NVM3的反射信号不影响将被发送到第一非易失性存储器装置NVM1的输入信号，或者第一非易失性存储器装置 NVM1可以在没有反射信号的任何影响的情况下正常地确定输入信号。

尽管未在附图中示出，但是由于第一部分PR1中的信号线SL11和SL12 的增加的长度，可以减小由第四非易失性存储器装置NVM4产生的反射信号对第一非易失性存储器装置NVM1的操作的影响。此外，可以减少由第三非易失性存储器装置NVM3或第四非易失性存储器装置NVM4产生的反射信号对第二非易失性存储器装置NVM2的操作的影响。在特定实施例中，还可以减小由第一非易失性存储器装置NVM1或第二非易失性存储器装置NVM2产生的反射信号对第三非易失性存储器装置NVM3或第四非易失性存储器装置NVM4的操作的影响。换言之，可以减少包括第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2的第一组与包括第三非易失性存储器装置NVM3和第四非易失性存储器装置NVM4的第二组之间的由不同的组产生的反射信号引起的不期望的干扰现象。

如上所述，信号线SL11和SL12可用于将由第一非易失性存储器装置 NVM1至第四非易失性存储器装置NVM4产生的反射信号的幅度减小或衰减至低于特定电平。在这种情况下，可以减少反射信号对将被发送到激活的非易失性存储器装置的输入信号的影响。

在特定示例实施例中，信号线SL11和SL12可用于将由第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4产生的反射信号的传输延迟特定延迟时间。这里，特定延迟时间可被确定为充分地阻止(或可选地，防止)产生的反射信号在另一非易失性存储器装置的激活时段期间影响该另一非易失性存储器装置。例如，可以考虑存储装置100的操作速度来确定特定延迟时间。

图4是示出根据本发明构思的示例实施例的存储装置中的信号流的框图。图5A至图5C中的每一个是被提供以描述图4中所示的信号流的时序图。为了简明描述，可以通过标号来识别先前描述的元件，而不重复其重复描述。

参照图4，存储装置200可包括存储器控制器210和第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4。类似于先前描述的结构，存储器控制器210可以通过第一通道CH1的信号线连接到第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4。第一通道CH1可以包括分支点 BP11、BP21和BP22，并且可以基于分支点BP11、BP21和BP22的位置划分为第零部分PR0、第一部分PR1和第二部分PR2'。

如参照图3A所述，可以增加第一部分PR1中的信号线SL11和SL12的长度，以减少或抑制第一非易失性存储器装置NVM1和第二非易失性存储器装置 NVM2与第三非易失性存储器装置NVM3和第四非易失性存储器装置NVM4之间的可由反射信号引起的不期望的干扰。

在存储装置200的操作速度高于参考速度的情况下，第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2可以通过它们之间的反射信号相互影响。例如，如图4所示，来自第二非易失性存储器装置NVM2的反射信号可以被发送到第一非易失性存储器装置NVM1。这里，如图5A所示，在输入信号具有第一频率f1(例如，与存储装置200的操作速度相应)的情况下，在第一时间T1(即，感测裕度)期间，来自第二非易失性存储器装置NVM2 的反射信号可对该输入信号没有影响。

例如，信号线SL22和SL21可以以这样的方式配置：与第一频率f1(即，存储装置200的操作速度)相比，来自第二非易失性存储器装置NVM2的反射信号被延迟相对短的延迟时间。也就是说，在由信号线SL21和SL22引起的延迟时间相对较短的情况下，当与存储装置200的操作速度相比时，来自第二非易失性存储器装置NVM2的反射信号可以在输入信号的第一时间T1之前被发送到第一非易失性存储器装置NVM1。在这种情况下，反射信号在输入信号的感测裕度内不被发送到第一非易失性存储器装置NVM1，因此，第一非易失性存储器装置NVM1可以在没有由反射信号引起的任何影响的情况下精确地确定输入信号。

相比之下，如图5B所示，在输入信号具有高于第一频率f1的第二频率 f2的情况下(即，存储装置200具有比参考速度快的操作速度)，反射信号可以在第二时间T2(即，感测裕度)和输入信号的上升沿期间被发送到第一非易失性存储器装置NVM1。这是因为由信号线SL21和SL22引起的延迟时间没有差别，并且由输入信号的频率的增加缩短了输入信号的总长度。也就是说，在存储装置200的操作速度快于参考速度的情况下，可由第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2之间的反射信号导致信号失真。

如上所述，可以增加特定部分(例如，PR2)中的信号线的长度，以防止或抑制非易失性存储器装置中的物理相邻或电相邻的非易失性存储器装置之间的反射信号影响该物理相邻或电相邻的非易失性存储器装置。例如，图4 的第二部分PR2'中的信号线SL21'、SL22'、SL23'和SL24'中的每一个的长度可以长于图3A的第二部分中的信号线SL21、SL22、SL23和SL24中的每一个的长度。

换言之，通过增加第二部分PR2的信号线SL21、SL22、SL23和SL24中的每一个的长度，可以减少第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2之间以及第三非易失性存储器装置NVM3和第四非易失性存储器装置NVM4之间的干扰现象，其中，干扰现象由第一非易失性存储器装置 NVM1和第二非易失性存储器装置NVM2之间以及第三非易失性存储器装置 NVM3和第四非易失性存储器装置NVM4之间的反射信号引起。

例如，如图5C所示，在输入信号的频率具有高于第一频率f1的第二频率f2的情况下，第二部分PR2'中的信号线SL21'、SL22'、SL23'和SL24'中的每一条的长度可被增加以将来自第二非易失性存储器装置NVM2的反射信号降低至特定电平以下和/或允许反射信号在输入信号之后被发送到第一非易失性存储器装置NVM1。换言之，第一非易失性存储器装置NVM1可以正常地确定输入信号，而不受来自第二非易失性存储器装置NVM2的反射信号的任何影响。

在一些示例实施例中，可以将第二部分PR2'中的信号线SL21'和SL22' 中的每一条的长度确定为允许第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2之间的反射信号具有能够阻止(或可选地，防止)第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2之间的不期望的影响或干扰的信号电平或延迟时间。类似地，可以将第二部分PR2'中的信号线 SL23'和SL24'中的每一个的长度确定为允许第三非易失性存储器装置NVM3 和第四非易失性存储器装置NVM4之间的反射信号具有能够阻止(或可选地，防止)第三非易失性存储器装置NVM3和第四非易失性存储器装置NVM4之间的不期望的影响或干扰的信号电平或延迟时间。

如上所述，在根据本发明构思的示例实施例的存储装置中，存储器控制器和多个非易失性存储器装置之间的信号线可以被配置为在特定部分中具有增加的长度，并且这可以使得防止或抑制非易失性存储器装置被非易失性存储器装置之间的反射信号影响。在一些示例实施例中，可以考虑存储装置的操作速度、输入/输出信号的频率等来确定特定部分中的信号线的长度。在一些示例实施例中，可以将特定部分中的信号线的长度确定为将反射信号的幅度减小至特定电平以下。在一些示例实施例中，可将特定部分中的信号线的长度确定为允许来自未选择的非易失性存储器装置的反射信号具有能够在选择的非易失性存储器装置的激活时段期间阻止(或可选地，防止)该反射信号到达选择的非易失性存储器装置的延迟时间。

在一些示例实施例中，选择的非易失性存储器装置的激活时段可以表示选择的非易失性存储器装置从存储器控制器接收信号或向存储器控制器发送信号的时间段。

图6是示出根据本发明构思的示例实施例的存储装置中的信号流的框图。为了简明描述，可以通过参考标号来识别先前描述的元件，而不重复其重叠描述。

参照图6，存储装置300可以包括存储器控制器310和第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4。类似于先前描述的结构，存储器控制器310可以通过第一通道CH1的信号线被连接到第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4。第一通道CH1可以包括分支点BP11、BP21和BP22，并且可以基于分支点BP11、BP21和BP22的位置被划分为第零部分PR0'、第一部分PR1和第二部分PR2。

在一些示例实施例中，第零部分PR0'中的信号线SL01'的长度可以长于第一部分PR1中的信号线SL11和SL12的长度。换言之，图6的第零部分PR0' 中的信号线SL01'的长度可以比图3A或图4的第零部分PR0中的信号线SL01 的长度长。尽管第零部分PR0'中的信号线SL01'的长度比第一部分PR1中的信号线SL11和SL12的长度长，但是与传统存储装置10(例如，见图2A)中的相比，第一部分PR1中的信号线SL11和SL12的长度可以增加，并且这可使得可以以相同或相似的方式实现上述减小反射信号对第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4的影响的效果。

图7是示出根据本发明构思的示例实施例的存储装置的示例的框图。为了简明描述，可以通过参考标号来识别先前描述的元件，而不重复其重叠描述。

参照图7，存储装置400可以包括存储器控制器410和多个非易失性存储器装置420。类似于先前描述的结构，存储器控制器410可以被配置为通过第一通道CH1与非易失性存储器装置420进行通信。

第一通道CH1可以包括多个分支点BP11、BP21、BP22、BP31、BP32、BP33、 BP34、BP41-BP48…BP(n-1)1-BP(n-1)2^n-2、BPn1-BPn2^n-1，并且可以基于分支点BP11、BP21、BP22、BP31、BP32、BP33、BP34、BP41-BP48… BP(n-1)1-BP(n-1)2^n-2、BPn1-BPn2^n-1的位置被划分为多个部分PR0、PR1、…和PRn。类似于先前描述的结构，第零部分PR0可以包括一条信号线，第一部分PR1可以包括两条信号线，第n部分PRn可以包括2ⁿ条信号线。在一些示例实施例中，在第零部分PR0和第一部分PR1之间可以存在一个分支点，并且在第一部分PR1和第二部分PR2之间可以存在两个分支点，并且在第n-1 个部分PRn-1和第n个部分PRn之间可存在2^n-1个分支点。

作为示例，如图7所示，单条信号线在每个分支点处分支出两条信号线，但是本发明构思不限于此。例如，单条信号线可以在每个分支点处分支出三个或更多条信号线。

与先前描述的结构类似，可以增加特定部分中的信号线的长度，以减少可能由反射信号引起的非易失性存储器装置420之间的不期望的干扰。例如，可以增加最底下部分(即，第n部分PRn)中的信号线的长度，以减小反射信号对非易失性存储器装置420中的每一个的影响。

在特定示例实施例中，非易失性存储器装置420可以被分类为多个组。在这种情况下，可将每个组中包括的所有非易失性存储器装置连接的公共分支点的上级部分中的信号线设置为具有增加的长度，这可以使得可减小由组之间的反射信号引起的组之间的干扰现象。例如，如图7所示，为了减小由第一组GR1和第二组GR2之间的反射信号引起的第一组GR1和第二组GR2之间的干扰现象，可将第一组GR1的所有非易失性存储器装置连接的分支点BPn1或第二组GR2的所有非易失性存储器装置连接的分支点BPn2的上级部分(即，PRn-1部分)中的信号线设置为具有增加的长度。

在一些示例实施例中，图7中示出的第一组GR1和第二组GR2仅是被呈现以描述本发明构思的示例实施例的示例，但是本发明构思不限于该示例。例如，可以不同地改变每个组中包括的非易失性存储器装置的数量。

尽管以上描述表示存储装置的写入操作或将信号从存储器控制器发送到非易失性存储器装置中的一个的操作，但是本发明构思不限于此。例如，存储装置可以被配置为执行将输入信号(例如，读取数据)从非易失性存储器装置中的一个发送到存储器控制器的读取操作。类似地，即使在这种情况下，也可以调整或增加特定部分中的信号线的长度，以防止或抑制来自非易失性存储器装置中的未选择的非易失性存储器装置的反射信号在非易失性存储器装置中的被选择的一个的读取操作期间被发送到存储器控制器或者被选择的非易失性存储器装置。

图8是示出根据本发明构思的示例实施例的存储装置的示例的示图。为了便于说明，图8中仅示出了存储装置的一些元件。然而，本发明构思不限于此，并且在特定示例实施例中，存储装置400还可以包括其他元件(例如，缓冲存储器、至少一个附加非易失性存储器装置、辅助电源等)。

参照图8，存储装置可以包括印刷电路板PCB、存储器控制器和第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4。存储器控制器和第一非易失性存储器装置NVM1至第四非易失性存储器装置NVM4可以被配置为基本具有与前述特征基本相同的特征，因此，将省略其详细描述。

印刷电路板PCB可以包括存储器控制器插座SCK_CT以及第一插座SCK1 和第二插座SCK2。存储器控制器插座SCK_CT可以是被配置为允许存储器控制器410安装在其上的区域、元件或装置。第一插座SCK1和第二插座SCK2 中的每一个可以是被配置为允许第一非易失性存储器装置NVM1和第二非易失性存储器装置NVM2中的相应一个安装在其上的区域、元件或装置。尽管未在附图中清楚地示出，但是印刷电路板PCB还可以包括设置在其底表面上的附加插座。第三非易失性存储器装置NVM3和第四非易失性存储器装置NVM4 可以安装在设置在印刷电路板PCB的底表面上的附加插座上。

在一些示例实施例中，第一插座SCK1和第二插座SCK2可被设置在存储器控制器插座SCK_CT的相对侧区域上。例如，存储器控制器插座SCK_CT可以被放置在印刷电路板PCB的顶表面的中间区域上，并且第一插座SCK1和第二插座SCK2可以用***在它们之间的存储器控制器插座SCK_CT彼此间隔开。换言之，当在印刷电路板PCB的顶表面上观察时，存储器控制器插座SCK_CT 可以位于印刷电路板PCB的中间区域，并且第一插座SCK1和第二插座SCK2可以分别位于印刷电路板PCB的左侧区域和右侧区域。

在一些示例实施例中，印刷电路板PCB可以包括将插座(例如，SCK_CT、 SCK1和SCK2等)彼此电连接的信号线。信号线可以被包括在印刷电路板PCB 的金属层ML中。尽管金属层ML被示出为单层结构，但是本发明构思不限于此。金属层ML可以是包括多个层的多层结构。

在参照图1至图7描述的前述示例实施例中，包括在印刷电路板PCB中的信号线可以在特定部分中加长，以减小反射信号的影响。在下文中，将参照附图更详细地描述设置在金属层中的信号线。

图9A至图9C是示出图8的印刷电路板的示例的示图。图9A是示出第一印刷电路板PCB_1的俯视图。图9B是沿图9A的线A-A'截取的第一印刷电路板PCB_1的截面图。图9C是沿着图9A的线B-B'截取的第一印刷电路板PCB_1 的截面图。为了便于说明，将参照图9A至图9C中所示的单条信号线SL来描述本发明构思的一些示例实施例。然而，本发明构思不限于此，并且在特定示例实施例中，印刷电路板还可包括多个附加信号线。

参照图9A至图9C，第一印刷电路板PCB_1可以包括存储器控制器插座 SCK_CT和第一插座SCK1至第四插座SCK4。例如，如图9B所示，存储器控制器插座SCK_CT以及第一插座SCK1和第二插座SCK2可以设置在第一印刷电路板PCB_1的顶表面PCB_TOP上，并且第三插座SCK3和第四插座SCK4可以设置在第一印刷电路板PCB_1的底表面PCB_BOTTOM上。在一些示例实施例中，第三插座SCK3可以被设置为利用***在第三插座SCK3和第一插座SCK1之间的第一印刷电路板PCB_1而面对第一插座SCK1，第四插座SCK4可以被设置为利用***在第四插座SCK4和第二插座SCK2之间的第一印刷电路板PCB_1 而面对第二插座SCK2。

存储器控制器插座SCK_CT可以是其上安装参照图1至图7描述的存储器控制器的区域。第一插座SCK1和第二插座SCK2中的每一个可以是其上安装非易失性存储器装置的区域。换言之，存储器控制器和非易失性存储器装置中的每一个可以安装在插座中的相应的一个插座上，并且可以通过印刷电路板PCB的信号线SL彼此进行通信。

印刷电路板PCB可以包括信号线SL。信号线SL可以被配置为用作存储器控制器和非易失性存储器装置之间的信号传输路径。换言之，信号线SL可以被配置为将第一插座SCK1和第二插座SCK2电连接到存储器控制器插座 SCK_CT。例如，信号线SL可以形成在第一印刷电路板PCB_1的金属层或布线层中。

例如，类似于先前描述的结构，信号线SL可以在远离存储器控制器插座 SCK_CT的方向上在分支点BP11、BP21和BP22处分支出至少两条线段，并且在这种情况下，信号线SL的分段信号线可用于将第一插座SCK1和第二插座 SCK2以及存储器控制器插座SCK_CT彼此电连接。例如，从存储器控制器插座SCK_CT到分支点BP11的信号线可以被包括在第零部分PR0中。从分支点 BP11到分支点BP21和BP22的信号线可以被包括在第一部分PR1中。从分支点BP21和BP22中的每一个到第一插座SCK1至第四插座SCK4中相应的一个的信号线可以被包括在第二部分PR2中。

在一些示例实施例中，分支点BP11、BP21和BP22可以位于与存储器控制器插座SCK_CT和第一插座SCK1至第四插座SCK4相关联的区域。例如，分支点BP11可以位于与存储器控制器插座SCK_CT物理相邻的区域。分支点BP21 可以位于第一插座SCK1和第三插座SCK3之间，并且可以通过通孔接触件连接到第一插座SCK1和第三插座SCK3。分支点BP22可以位于第二插座SCK2 和第四插座SCK4之间，并且可以通过通孔接触件连接到第二插座SCK2和第四插座SCK4。

在特定示例实施例中，分支点BP11可以与存储器控制器插座SCK_CT在水平方向上间隔第一距离。分支点BP21和BP22中的每一个可以在水平方向上与分支点BP11间隔第二距离。这里，第二距离可以比第一距离长。水平方向可以是平行于印刷电路板PCB的顶表面或底表面的方向。在特定示例实施例中，水平方向可以平行于印刷电路板PCB的侧面中的一个或者可以是与印刷电路板PCB的侧面成一角度但是平行于印刷电路板PCB的顶表面的对角线方向。

分支点BP21和BP22可以在垂直方向上与插座SCK1-SCK4间隔特定距离。这里，垂直方向可以是垂直于或正交于印刷电路板PCB的顶表面或底表面的方向。例如，垂直方向可以是通孔接触件的延伸方向。

可以将第二距离确定为防止或抑制安装在第一插座SCK1和第三插座 SCK3上的非易失性存储器装置以及安装在第二插座SCK2和第四插座SCK4上的其他非易失性存储器装置被它们之间的反射信号相互影响。

与先前描述的结构类似，可以增加第二部分PR2中的信号线的长度，以减少由非易失性存储器装置之间的反射信号引起的非易失性存储器装置之间的干扰现象。例如，如图9A所示，分支点BP11可以形成在与存储器控制器插座SCK_CT相邻的位置，并且分支点BP21和BP22可以被分别形成在与第一插座SCK1至第四插座SCK4相邻的位置。

作为更详细的示例，存储器控制器插座SCK_CT和分支点BP11可以彼此间隔第一长度，分支点BP21和BP22中的每一个可以与第一插座SCK1至第四插座SCK4中的相应的一个插座间隔第二长度，并且分支点BP11可以与分支点BP21和BP22中的每一个间隔第三长度。这里，第三长度可以长于第一长度或第二长度。

在如上所述的在第一印刷电路板PCB_1中形成分支点的情况下，可以实现具有参照图1至图6描述的技术效果的存储装置100。

图10A至图10C是示出图8的印刷电路板的示例的示图。图10A是示出第二印刷电路板PCB_2的顶表面的俯视图。图10B是沿着图10A的线C-C'截取的第二印刷电路板PCB_2的截面图。图10C是沿图10A的线D-D'截取的第二印刷电路板PCB_2的截面图。为了简明描述，可以通过参考标号来识别先前描述的元件，而不重复其重复描述。

参照图10A至图10C所示，第二印刷电路板PCB_2可以包括存储器控制器插座SCK_CT和第一插座SCK1至第四插座SCK4。与图9A至图9C的第一印刷电路板PCB_1不同，图10A至图10C中的第二印刷电路板PCB_2中的分支点BP11可被设置在存储器控制器插座SCK_CT下方。例如，如图10C所示，存储器控制器插座SCK_CT和分支点BP11可以通过通孔接触件彼此直接连接。其他元件可以被配置为基本具有与先前描述的实施例中的特征相同的特征，因此，将省略其详细描述。

图11A和图11B是示出图8的印刷电路板的示例的示图。图11A是示出第三印刷电路板PCB_3的顶表面的俯视图。图11B是沿图11A的线E-E'截取的第三印刷电路板PCB_3的截面图。沿着图11A的线F-F'截取的第三印刷电路板PCB_3的截面图基本上类似于图10C的截面图，因此，将其省略。

参照图11A和图11B，第三印刷电路板PCB_3可以包括存储器控制器插座SCK_CT和第一插座SCK1至第四插座SCK4。与图9A至图9C的第一印刷电路板PCB_1或图10A至图10C的第二印刷电路板PCB_2不同，在图11A和图 11B的第三印刷电路板PCB_3中的分支点BP21和BP22可以被形成在当在主视图中观察时与第一插座SCK1至第四插座SCK4间隔开的区域。

例如，如图10A和图10B所示，分支点BP21可以形成在存储器控制器插座SCK_CT和第一插座SCK1之间的区域。分支点BP22可以形成在存储器控制器插座SCK_CT和第二插座SCK2之间的区域。

如图11A和图11B所示，由于分支点BP21和BP22分别形成在存储器控制器插座SCK_CT与第一插座SCK1和第二插座SCK2之间的区域，所以可以增加第二部分PR2的长度。换言之，在分支点BP21和BP22以图10A和图10B 所示的方式形成的情况下，可以实现参照图4描述的实施例。

换言之，在如图10A和图10B所示形成分支点BP21和BP22的情况下，可以减小将被安装在第一插座SCK1和第三插座SCK3上的非易失性存储器装置之间以及将被安装在第二插座SCK2和第四插座SCK4上的其他非易失性存储器装置之间的可由反射信号引起的干扰现象。

已经参照图9A至图9C、10A至图10C、11A和图11B描述了印刷电路板 (例如，PCB_1、PCB_2和PCB_3)的一些示例，但是发明构思不限于这些示例。此外，在图9A至图9C、10A至图10C、11A和图11B中，示意性地示出了印刷电路板PCB_1、PCB_2和PCB_3，以便提供对本发明构思的更好理解并降低附图中的复杂性。换言之，在不脱离本发明构思的精神的情况下，信号线可以以类似的方式在印刷电路板的各种其他层中实现。此外，存储器控制器插座SCK_CT和插座SCK1-SCK4中的每一个可以通过其他信号线彼此连接。

另外，图9A至图9C、10A至图10C、11A和图11B示出了提供一个控制器插座和四个插座的印刷电路板的示例，但是本发明构思不限于此。存储装置可以被配置为包括多个非易失性存储器装置，并且存储装置的印刷电路板还可以包括多个插座，多个插座中的每个插座用于安装非易失性存储器装置中的相应的一个。

图12A和图12B是示出根据本发明构思的示例实施例的印刷电路板的示例的示图。图12A是示出根据本发明构思的示例实施例的第四印刷电路板PCB_4的顶表面的平面图。图12B是沿图12A的线G-G'截取的第四印刷电路板PCB_4的截面图。

示例性地示出了被电连接到多个插座SCK11-SCK4n中的一些的单条信号线SL以降低附图中的复杂性并且提供对本发明构思的示例实施例的更好的理解。然而，本发明构思不限于此，并且在特定实施例中，其他插座也可以电连接到其他信号线。在下文中，将参照图12A和图12B描述能够用于实现例如图6的存储装置300的印刷电路板。

参照图12A和图12B，第四印刷电路板PCB_4可以包括存储器控制器插座SCK_CT和多个插座SCK11-SCK4n。与参照图8、图9A至图9C、图10A至图10C、图11A和图11B描述的印刷电路板不同，图12A和图12B的存储器控制器插座SCK_CT可以放置在第四印刷电路板PCB_4的侧面区域。在参照图 8、图9A至图9C、图10A至图10C、图11A和图11B描述的实施例中，存储器控制器插座SCK_CT可以位于印刷电路板的中间区域，并且插座SCK1和SCK2 可以位于存储器控制器插座SCK_CT的两个相对侧区域。相比之下，如图12A 和图12B所示，存储器控制器插座SCK_CT可以放置在第四印刷电路板PCB_4 的一侧区域，并且多个插座SCK11-SCK4n可以放置在剩余区域。

存储器控制器插座SCK_CT可以电连接到第一分支点BP11。第一分支点 BP11可以与存储器控制器插座SCK_CT间隔预定距离。第一分支点BP11可以电连接到第二分支点BP21和第三分支点BP22中的每一个。

第二分支点BP21可以电连接到插座SCK11和SCK51中的每一个，并且第三分支点BP22可以电连接到插座SCK21和SCK61中的每一个。这里，如图 12B所示，第零部分PR0的长度可以长于第一部分PR1的长度。然而，如参照图6所述，甚至当第零部分PR0的长度长于第一部分PR1的长度时，如果第一部分PR1的长度比特定长度长，也可以减少由非易失性存储器装置之间的反射信号引起的非易失性存储器装置之间的干扰。

例如，插座SCK11、SCK21、SCK51和SCK61可以通过公共通道(即，单个互连结构)电连接到存储器控制器插座SCK_CT。这里，插座SCK11和SCK51 可以利用***在插座SCK11和SCK51之间的第四印刷电路板PCB_4而被设置为彼此面对，并且插座SCK21和SCK61可以利用***在插座SCK21和SCK61 之间的第四印刷电路板PCB_4而被设置为彼此面对。换言之，插座SCK11和 SCK21可以设置在印刷电路板的顶表面PCB_TOP上，插座SCK51和SCK61可以设置在印刷电路板的底表面PCB_BOTTOM上。

这里，设置在顶表面PCB_TOP上的插座SCK11和SCK21可以彼此不相邻。例如，至少一个其他的插座(例如，SCK12-SCK1n)可以位于被连接到公共通道(即，单一的互连结构)的插座SCK11和SCK21之间，并且这样的其他插座(例如，SCK12-SCK1n)可以通过附加信号线电连接到存储器控制器插座 SCK_CT。设置在底表面PCB_BOTTOM上的插座SCK51和SCK61可以彼此不相邻。例如，至少一个其他插座(例如，SCK52-SCK5n)可以位于被连接到单个互连结构的插座SCK51和SCK61之间，并且这样的其他插座(例如，SCK52-SCK5n) 可通过附加信号线电连接到存储器控制器插座SCK_CT。

在一些示例实施例中，在传统的存储装置中，相邻的插座可以通过单个互连结构电连接到存储器控制器插座。在这种情况下，可以在相邻插座附近形成分支点，因此，第一部分中的信号线可以具有相对短的长度。相比之下，根据本发明构思的示例实施例，非相邻插座(例如，SCK11和SCK21)可以通过单个互连结构连接到存储器控制器插座SCK_CT，因此，第一部分PR1中的信号线可以被设置为具有相对长的长度。因此，可以减少安装在插座上的非易失性存储器装置之间的可由该非易失性存储器装置之间的反射信号引起的干扰现象。

图12A和图12B中所示的第四印刷电路板PCB_4仅是根据本发明构思的一些示例实施例的印刷电路板的示例，但是本发明构思不限于此。如果在本发明构思的精神下的可允许范围内，则可以对第四印刷电路板PCB_4中的分支点BP11、BP21和BP22中的每一个的位置进行各种改变。

例如，第一分支点BP11可以位于用于插座SCK11的区域、用于插座SCK21 的区域或任何其他区域，但是第一部分PR1中的信号线可以以这样的方式设置：第一部分PR1具有特定长度。这里，特定长度可以被确定为允许反射信号具有低于特定电平的幅度。

图13A和图13B是示出根据本发明构思的示例实施例的反射信号衰减效应的时序图。图13A示出了在读取操作(即，将信号从非易失性存储器装置发送到存储器控制器)期间在存储器控制器处的输入信号的波形。图13B示出了在写入操作(即，将信号从存储器控制器发送到非易失性存储器装置) 期间在非易失性存储器装置处的输入信号的波形。在图13A和图13B的时序图中，横轴表示时间，纵轴表示信号的幅度。

参照图13A，第一曲线G1示出了传统结构的存储装置中的读取信号的波形，第二曲线G2示出了根据本发明构思所提出的结构的存储装置中的读取信号的波形。例如，读取信号可以是在存储装置的读取操作期间通过信号线发送的信号。换言之，读取信号的波形可以是将由存储器控制器接收的信号的波形。

如图13A所示，由于反射信号引起的干扰现象，在传统结构的存储装置中的读取信号的裕度可以是第一时间T1，而在根据本发明构思所提出的结构的存储装置中的读取信号的裕度可以是比第一时间T1长的第二时间T2。也就是说，通过增加特定部分中的通道或信号线的长度，可以减少由来自其他非易失性存储器装置的反射信号引起的不期望的干扰现象，从而增加读取信号的裕度。

参照图13B，第三曲线图G3示出了传统结构的存储装置中的写入信号的波形，并且第四曲线图G4示出了根据本发明构思所提出的结构的存储装置中的写入信号的波形。例如，写入信号可以是在存储装置的写入操作期间通过信号线发送的信号。换言之，写入信号的波形可以是由非易失性存储器装置接收的信号的波形。

如图13B所示，由于反射信号引起的干扰现象，传统结构的存储装置中的写入信号的裕度可以是第三时间T3。作为示例，在写入信号具有形状类似于第三曲线图G3的波形的情况下，由于反射信号，输入信号可能失真，并且因此，其幅度的变化可能不会足够大。在这种情况下，难以正常地确定输入到非易失性存储装置的信号。

相比之下，在根据本发明构思所提出的结构的存储装置中的写入信号的裕度可以是比第三时间T3长的第四时间T4。此外，由于反射信号引起的干涉现象减小，所以信号幅度的变化可足够大。也就是说，可以可靠地感测将被输入到非易失性存储器装置的信号。

换言之，根据本发明构思的示例实施例，可以调整或增加特定部分中的通道或信号线的长度，以减小由来自其他非易失性存储器装置的反射信号引起的干扰现象，并且这可以提高存储装置的可靠性。

图14A和图14B是示出根据本发明构思的示例实施例的反射信号衰减效应的时序图。详细地说，图14A是示出当输入信号是步进脉冲(即，具有从低状态到高状态的增加的幅度的脉冲信号)时，进入第一非易失性存储器装置NVM1的信号的波形如何随着第零部分PR0和第一部分PR1的长度而变化的时序图。图14B是示出当输入信号是随机脉冲时，进入第一非易失性存储器装置NVM1的信号的波形如何随着第零部分PR0和第一部分PR0的长度而变化的时序图。对于图14A和图14B中的每条曲线的第零部分PR0和第一部分PR1 的长度总结在表1中。

表1

线类型	第零部分的长度	第一部分的长度
			实线	10mm	90mm
虚线	20mm	80mm
			单点划线	80mm	20mm
双点划线	90mm	10mm

在图14A和图14B中，实线和虚线表示从根据本发明构思所提出的结构的存储装置测量的信号，并且单点划线和双点划线表示从传统结构的存储装置测量的信号。在表1中，一些数值作为示例被示出，但是本发明构思不限于此。如图14A所示，与传统结构相比，根据本发明构思所提出的结构的存储装置中的最高信号幅度低并且快速收敛为参考值。这意味着所提出的结构抑制了由反射信号引起的信号失真问题。例如，如图14A所示，针对传统结构，最高信号幅度是双点划线中的第一电平L1，针对根据本发明构思所提出的结构，最高信号幅度是实线中的低于第一电平L1的第二电平L2。也就是说，针对根据本发明构思所提出的结构的实线与参考电平REF之间的差异小于针对传统结构的双点划线与参考水平REF之间的差异。这意味着，与传统结构相比，在根据本发明构思所提出的结构的存储装置中，可以更有效地减少由反射信号引起的不期望的效应。

参照图14B，类似于图14A中的那样，与传统结构的单点划线或双点划线相比，针对根据本发明构思所提出的结构的存储装置的实线或虚线具有减小的信号失真。如上所述，在根据本发明构思所提出的结构的存储装置中，增加特定部分中的信号线的长度以衰减或延迟非易失性存储器装置之间的反射信号。因此，可以抑制由反射信号引起的信号失真，从而提高存储装置的可靠性。

图15是示出使用根据本发明构思的示例实施例的存储装置的固态驱动器(SSD)系统的框图。

参照图15，SSD系统1000可以包括主机1100和SSD 1200。

SSD 1200可以通过信号连接器与主机1100交换信号SIG，并且可以通过电源连接器被提供电力PWR。SSD 1200可以包括SSD存储器控制器1210、多个FLASH存储器1221-122n、辅助电源1230和缓冲存储器1240。

SSD存储器控制器1210可以响应于从主机1100提供的信号SIG来控制多个FLASH存储器1221-122n。多个FLASH存储器1221-122n可以在SSD存储器控制器1210的控制下进行操作。辅助电源1230可以通过电源连接器连接到主机1100。例如，FLASH存储器1221-122n中的每一个可以包括参照图 1至图15描述的存储器块或存储器结构。辅助电源1230可以由来自主机1100 的电力PWR充电。在存在与来自主机1100的电力PWR的供给相关的困难的情况下，可以使用辅助电源1230向SSD 1200供应电力。

在一些示例实施例中，SSD 1200可以被配置为具有参照图1至图14B描述的拓扑结构。例如，构成SSD 1200的各种元件可以安装在印刷电路板上，并且可以通过设置在印刷电路板中的各种信号线彼此电连接。这里，如上所述，SSD存储器控制器1210和多个非易失性存储器装置1221-122n之间的信号线中的至少一个可以被配置为在特定部分中具有增加的长度，并且这可以使得可抑制非易失性存储器装置之间的可由该非易失性存储器装置之间的反射信号引起的不希望的干扰现象。

根据本发明构思的一些示例实施例，信号线被设置在存储器控制器和非易失性存储器装置之间。可以增加特定部分中的信号线的长度以抑制非易失性存储器装置之间的由所述非易失性存储器装置之间的反射信号引起的干扰现象。因此，可以阻止(或者，可选地防止)信号可靠性被反射信号劣化。这可以使得可提高印刷电路板或包括印刷电路板的存储装置的可靠性。

上述单元和/或装置(诸如，包括存储器控制器(例如，110)和非易失性存储器装置120的存储装置(例如，100)的组件及其子组件)可以使用硬件、硬件和软件的组合，或存储软件(可执行以执行其功能)的非暂时性存储介质来实现。

硬件可以用各种硬件装置实现，诸如集成电路(IC)、专用IC(ASIC)、现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)、片上系统(SoC) 或处理电路(诸如，一个或更多个中央处理单元(CPU)、一个或更多个控制器、一个或更多个算术逻辑单元(ALU)、一个或更多个数字信号处理器(DSP)、一个或更多个微计算机)或者能够以定义的方式响应和执行指令的任何其他装置。

软件可以包括用于独立地或共同地指示或配置硬件装置来根据需要进行操作的计算机程序、程序代码、指令或它们的一些组合。计算机程序和/或程序代码可以包括能够由一个或更多个硬件装置(诸如上面提到的硬件装置中的一个或更多个)实施的程序或计算机可读指令、软件组件、软件模块、数据文件、数据结构等。程序代码的示例包括由编译器产生的机器代码和使用解释器执行的更高级程序代码。

例如，当硬件装置是计算机处理装置(例如，一个或更多个处理器、CPU、控制器、ALU、DSP、微计算机、微处理器等)时，计算机处理装置可以被配置为通过根据程序代码执行算术、逻辑和输入/输出操作来执行程序代码。一旦程序代码被加载到计算机处理装置中，计算机处理装置可以被编程以执行所述程序代码，从而将计算机处理装置转换为专用计算机处理装置。在更具体的示例中，当程序代码被加载到处理器中时，处理器变得被编程以执行所述程序代码以及与其相应的操作，从而将处理器变换为专用处理器。在另一示例中，硬件装置可以是定制为专用处理电路(例如，ASIC)的集成电路。

诸如计算机处理装置的硬件装置可以运行操作系统(OS)以及在OS上运行的一个或更多个软件应用。计算机处理装置还可以响应于软件的执行来访问、存储、操纵、处理和创建数据。为简单起见，一个或更多个示例实施例可以例示为一个计算机处理装置，然而，本领域技术人员将理解，硬件装置可以包括多个处理元件和多个类型的处理元件。例如，硬件装置可以包括多个处理器或处理器和控制器。此外，其他处理配置也是可以的，诸如并行处理器。

软件和/或数据可以永久地或临时地包含在任何类型的存储介质中，包括但不限于能够向硬件装置提供指令或数据或者由硬件装置解释的任何机器、组件、物理或虚拟装备或者计算机存储介质或装置。软件还可以分布在网络耦合的计算机系统上，以便以分布式方式存储和执行软件。特别地，例如，软件和数据可以由一个或更多个计算机可读记录介质(包括如本文所讨论的有形或非暂时性计算机可读存储介质)存储。

根据一个或更多个示例实施例，存储介质还可以包括在单元和/或装置处的一个或多个存储装置。一个或更多个存储装置可以是有形或非暂时性计算机可读存储介质，诸如随机存取存储器(RAM)、只读存储器(ROM)、永久大容量存储装置(诸如，磁盘驱动器)和/或任何其他类似的能够存储和记录数据的数据存储机制。一个或更多个存储装置可以被配置为存储用于一个或更多个操作系统和/或用于实现本文描述的示例实施例的计算机程序、程序代码、指令或其一些组合。

计算机程序、程序代码、指令或其一些组合也可以使用驱动机制从单独的计算机可读存储介质加载到一个或更多个存储装置和/或一个或更多个计算机处理装置中。这样的单独的计算机可读存储介质可以包括通用串行总线 (USB)闪存驱动器、记忆棒、蓝光/DVD/CD-ROM驱动器、存储器卡和/或其他类似的计算机可读存储介质。计算机程序、程序代码、指令或其一些组合可以经由网络接口而不是经由计算机可读存储介质从远程数据存储装置加载到一个或更多个存储装置和/或一个或更多个计算机处理装置中。另外，计算机程序、程序代码、指令或其一些组合可以从被配置为在网络上传送和/或分发计算机程序、程序代码、指令或其一些组合的远程计算系统加载到一个或更多个存储装置和/或一个或更多个处理器中。远程计算系统可以经由有线接口、空中接口和/或任何其他类似介质来传送和/或分发计算机程序、程序代码、指令或其一些组合。

一个或更多个硬件装置、存储介质、计算机程序、程序代码、指令或其一些组合可以为示例实施例的目的被专门设计和构造，或者它们可以是为了示例实施例的目的而被改变和/或修改的已知的装置。

虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的变化。