阅读说明：本技术 一种dpd查找表生成方法及装置 (DPD lookup table generation method and device ) 是由 张永丽 孙华荣 王杰丽 伍坚 于 2018-05-29 设计创作，主要内容包括：本申请公开了一种DPD查找表生成方法及装置。该方法包括：分别将功率放大器的输入信号和输出信号的采样速率进行提升；根据DPD模型,并利用采样速率提升后的输入信号和输出信号,确定功放特性系数；根据所述功放特性系数以及采样率提升后的输入信号得到LUT；根据得到的各LUT的权重分别对所述各LUT进行加权,并根据采样率提升倍数,对加权后的各LUT进行抽取。采用本申请,可以在提高信号采样率的同时避免资源和功耗的增加。(The application discloses a DPD lookup table generation method and device. The method comprises the following steps: respectively increasing the sampling rate of an input signal and an output signal of the power amplifier; determining a power amplifier characteristic coefficient according to the DPD model and by using the input signal and the output signal after the sampling rate is increased; obtaining an LUT according to the power amplifier characteristic coefficient and the input signal after the sampling rate is increased; and weighting each LUT according to the obtained weight of each LUT, and extracting each weighted LUT according to the sampling rate lifting multiple. By adopting the method and the device, the increase of resources and power consumption can be avoided while the signal sampling rate is improved.)

一种DPD查找表生成方法及装置

技术领域

本发明涉及无线通信技术领域，尤其涉及一种数字预失真(digital pre-distortion，DPD)查找表生成方法及装置。

背景技术

移动宽带用户在全球范围的快速增长，以及如即时通信、社交网络、文件共享、移动视频、移动云计算等新型业务的不断涌现，带来了移动用户对数据量和数据速率需求的迅猛增长。为了满足用户需求，需要提高信号带宽。目前4G网络长期演进(long termevolution，LTE)系统支持3载波配置，最大信号带宽为60MHz，5G系统可能需要至少单载波信号带宽达到100MHz，多载波信号带宽要到500MHz或者700MHz以上。

在通信系统中，为了改善功率放大器的线性化指标以及尽可能提高其工作效率，发射机普遍采用DPD技术。DPD的过程就是对功率放大器特性的反特性拟合，与功率放大器特性拟合的越吻合，实际预失真的效果也就越好，功率放大器的邻信道功率比(adjacentchannel power ratio，ACPR)指标也就越好。为了更好地矫正功率放大器的非线性特性，DPD技术通常要求采样速率是信号带宽的3-5倍。

未来通信系统的发展要求信号带宽越来越宽，也就意味着需要提高信号在发射、反馈、DPD以及现场可编程门阵列(field-programmable gate array，FPGA)工作的采样速率。高采样率将带来FPGA资源和功耗成倍的增加。

因此，针对宽带信号，如何在提高信号采样率的同时避免资源和功耗的增加，是目前需要解决的技术问题。

发明内容

本申请实施例提供了一种DPD查找表生成方法及装置，用以在提高信号采样率的同时避免资源和功耗的增加。

第一方面，提供一种DPD查找表生成方法，包括：将功率放大器的输入信号和输出信号的采样速率进行提升；根据DPD模型，并利用采样速率提升后的输入信号和输出信号，确定功放特性系数；根据所述功放特性系数以及采样率提升后的输入信号得到LUT(查找表)；根据各LUT的权重分别对所述各LUT进行加权，并对加权后的各LUT进行抽取。

根据上述方案，通过提升输入信号和输出信号的采样率，可以避免DPD混叠，通过对所述各LUT进行加权以及对加权后的各LUT进行抽取，可以在改善功率放大器的线性化指标的同时，减少LUT数量。

在一种可能的实现方式中，根据各LUT的权重分别对所述LUT进行加权，包括：针对每个LUT，根据其他LUT相对于该LUT的权重以及所述其他LUT，确定该LUT与所述其他LUT的加权累加和。

根据上述方案，由于针对每个LUT，根据其他LUT相对于该LUT的权重以及所述其他LUT，确定该LUT与所述其他LUT的加权累加和，因此可以综合各LUT的影响，以改善功率放大器的线性化指标。

在一种可能的实现方式中，若所述DPD模型为基于最大记忆深度为M的记忆多项式的DPD模型，M为大于或等于1的整数，则根据采样率提升倍数，对加权后的各LUT进行抽取，包括：按照各LUT的记忆深度的升序或降序的顺序，将加权后的LUT分成M组，每组包含相同数量的LUT；分别从每组LUT中抽取一个LUT。

根据上述方案，通过分组并抽取的方法，可以减少LUT的数量，以避免增加FPGA的资源开销以及功耗开销。

在一种可能的实现方式中，根据以下公式确定功放特性系数：

A＝(Y^HY)^-1Y^HX

其中，A为功放特性系数矩阵，Y为采样率提升后的输出信号矩阵，X为采样率提升后的输入信号矩阵。

在一种可能的实现方式中，根据所述功放特性系数以及采样率提升后的输入信号得到LUT，包括：

根据以下公式，得到LUT：

其中，p为非线性阶数，m为记忆多项式的记忆深度，a_mp为记忆深度为m、非线性阶数为p的功放特性系数，L UT_h为记忆深度为m的LUT。

在一种可能的实现方式中，将功率放大器的输入信号和输出信号的采样速率进行提升，包括：将功率放大器的输入信号和输出信号的采样速率提升至K倍，K为大于1的整数。

第二方面，提供一种DPD查找表生成装置，包括：采样率提升模块，用于将功率放大器的输入信号和输出信号的采样速率进行提升；功放特性系数确定模块，用于根据DPD模型，并利用采样速率提升后的输入信号和输出信号，确定功放特性系数；查找表生成模块，用于根据所述功放特性系数以及采样率提升后的输入信号得到LUT；查找表抽取模块，用于根据各LUT的权重分别对所述各LUT进行加权，并对加权后的各LUT进行抽取。

在一种可能的实现方式中，所述查找表抽取模块，具体用于：针对每个LUT，根据其他LUT相对于该LUT的权重以及所述其他LUT，确定该LUT与所述其他LUT的加权累加和。

在一种可能的实现方式中，所述查找表抽取模块，具体用于：若所述DPD模型为基于最大记忆深度为M的记忆多项式的DPD模型，M为大于或等于1的整数，则按照各LUT的记忆深度的升序或降序的顺序，将加权后的LUT分成M组，每组包含相同数量的LUT，并分别从每组LUT中抽取一个LUT。

在一种可能的实现方式中，所述采样率提升模块，具体用于：将功率放大器的输入信号和输出信号的采样速率提升至K倍，K为大于1的整数。

第三方面，提高一种通信装置，该通信装置包括：处理器、存储器、收发机，所述处理器、存储器和收发机通过总线连接；所述处理器，用于读取存储器中的程序，执行上述第一方面中任一项所述的方法。

第四方面，提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使所述计算机执行如上述第一方面中任一项所述的方法。

附图说明

图1为现有技术中的DPD建模过程示意图；

图2为现有技术中预失真器的实现示意图；

图3为本申请实施例提供的LUT生成流程示意图；

图4为本申请实施例中的DPD架构示意图；

图5为本申请实施例中的LUT降速示意图；

图6为本申请实施例提供的LUT生成装置的结构示意图；

图7为本申请实施例提供的通信装置的结构示意图。

具体实施方式

在通信系统中，记忆多项式(memory polynomial，MP)模型是一种常用的可以矫正功率放大器记忆效应的DPD模型，其表达式可如下所示：

其中，y(n)是功率放大器输出的信号，x(n)是输入功率放大器的信号，DPD模型的最大记忆深度为M，最大非线性阶数为P，a_mp为记忆深度为m、非线性阶数为p的记忆项的系数，LUT(look-up-table)为DPD查找表。LUT可根据功率放大器的输入信号和输出信号训练得到，用于反映功率放大器的特性。LUT中包括不同信号幅度对应的系数，在对信号进行DPD处理时，可根据信号幅度查询对应的系数，用查询到的系数对该信号进行DPD处理后再将该信号输入功率放大器并进行发射，以补偿功率放大器的非线性失真。

如果前向发射信号x(n)带宽为100MHz，那么经过功率放大器之后其输出信号y(n)的频谱宽度可以达到500MHz，为了通过式(1)正确估计DPD模型的参数，需要知道输出信号的频谱特征，也就是说建模中所使用的时间序列需要有能够重建原始信号的采样速率。通常来讲，该采样速率大概是信号带宽的3-5倍。

根据式(1)，图1示出了信号经过功率放大器后的频谱扩展情况。在DPD模型建立并求解LUT以及通过预失真器实现预失真的过程中，会存在混叠现象。以100MHz信号的DPD建模和DPD过程可以看出，如果采样速率是245.76Msps，3阶非线性失真分量在DPD建模的过程中出现了一部分混叠，如图1中D3路信号中被标识的部分，5阶非线性失真分量在建模过程中则完全是混叠状态，如图1中D5路信号中被标识的部分。

在DPD建模过程中产生的混叠会体现在求解的功放特性系数中，进而影响LUT的精确度，最终影响功率放大器的ACPR指标，导致宽带信号ACPR指标不满足要求。为了满足系统对ACPR指标的要求，提高系统的采样速率是最直接有效的方式。

一个完整的DPD过程通常包含三个子过程：数据同步对齐子过程、DPD模型建立并求解LUT子过程、基于LUT在FPGA中搭建预失真器并通过预失真器实现DPD子过程。前两个子过程可以在DSP(digital signal processing，数字信号处理)中实现，最后一个子过程通常使用硬件实现，比如在FPGA中实现。

一个记忆深度为2的记忆多项式模型的预失真器的实现，大致过程如图2所示。在FPGA中搭建预失真器通常会用到随机存储器(random access memory，RAM)和乘法器。根据如图2所示的预失真过程可看出，LUT和乘法器占用FPGA的大部分资源。对于记忆多项式模型，影响RAM和乘法器的是记忆深度的大小，记忆深度越大，预失真器中使用的乘法器就越多，RAM占用资源也就越多。

根据对现有方案的分析，为了消除DPD建模过程中的混叠，提高DPD建模精度，需要提高采样速率。若采样率提高1倍，则为了保证DPD建模的准确性，记忆多项式的深度也要增大1倍，这样训练出来的LUT的个数也会增大1倍，将导致在FPGA中RAM的空间占用和乘法器的个数增加1倍，FPGA的功耗也会增加1倍。因此这种直接提高数字预失真系统的采样速率的方法虽然在性能上会有提升，但是同时也造成了资源和功耗的增加。

为了提升宽带信号线性化指标，同时避免为实现DPD导致FPGA资源和功耗的增加，本申请实施例提出了一种LUT生成方法。该方法在建立功放特性系数矩阵并求解LUT的过程中，通过提高采样速率的方式消除LUT混叠，然后再将无混叠的LUT通过二次分配的方式降低速率并传递给FPGA以搭建预失真器，用于对业务信号进行DPD处理。该方法不但可以在现有算法基础上提高ACPR指标，还可以避免因采样速率提高导致的LUT表个数增加的问题，从而可以避免FPGA实现DPD的资源开销增加。

下面结合附图对本申请实施例进行详细描述。

参见图3，为本申请实施例提供的LUT表生成方法的流程示意图，如图所示，该流程可包括：

S301：将功率放大器的输入信号和输出信号的采样速率进行提升。

具体实施时，可将输入信号和输出信号的采样率提高K倍，K为大于1的整数。更具体地，K的取值为2，即，将输入信号和输出信号的采样率提高到2倍。

S302：根据DPD模型，并利用S301中采样速率提升后的输入信号和输出信号，确定功放特性系数。

其中，所述DPD模型用于反映功率放大器特性对输入信号的影响，该功率放大器特性具体可以体现为功放特性系数。根据DPD模型以及输入信号和输出信号，可以计算得到功放特性系数。也就是说，功放特性系数可表现为输入信号和输出信号的函数。

具体实施时，可预先根据DPD模型得到DPD逆向模型，通过DPD逆向模型，并利用输入信号和输出信号，可以直接计算得到功放特性系数。

式(2)示出了一种使用最小二乘算法估计功放特性系数矩阵A的表达式：

A＝(Y^HY)^-1Y^HX……………………………………………[2]

其中，A为功放特性系数矩阵，Y为采样率提升后的输出信号的矩阵，X为采样率提升后的输入信号的矩阵。(·)^H表示矩阵的共轭转置，(·)^-1表示矩阵的逆。根据式(2)并利用输入信号矩阵X和输出信号矩阵Y，可以计算得到功放特性系数矩阵A。

以采用基于记忆多项式的DPD模型为例，所计算得到的功放特性系数矩阵可以表示为：

其中，M为记忆多项式的最大记忆深度，P为最大非线性阶数。矩阵A中的元素为功放特性系数。比如，α_M-1,1表示非线性阶数为1、记忆深度为M-1的功放特性系数。

S303：根据功放特性系数以及采样率提升后的输入信号，得到LUT。

该步骤中，以采用基于记忆多项式的DPD模型为例，可以根据以下公式确定LUT：

其中，p为非线性阶数，m为记忆多项式的记忆深度，a_mp为多项式记忆深度为m、非线性阶数为p的DPD查找表的系数，L UT_h表示多项式记忆深度为m的LUT。

S304：根据LUT权重，分别对S303中得到的LUT进行加权，并对加权后的LUT进行抽取。通过该步骤，可以减少LUT的数量。

其中，LUT的数量与采样率提升的倍数成正比。以采用基于记忆多项式的DPD模型为例(记忆多项式的最大记忆深度为M)，若将输入信号和输出信号的采样率提升到K倍，则S303中得到的LUT的数量为M×K个。而通过S304，可以将M×K个LUT减少至M个LUT。

该步骤中，可首先进行LUT二次分配(即进行加权运算)，再进行LUT抽取。通过LUT二次分配可兼顾考虑各记忆深度的LUT，以改善功率放大器的非线性指标，通过LUT抽取，可减少LUT的数量。

可选地，在S304中，根据LUT权重分别对S303中得到的LUT进行加权的一种实现方式为：针对每个LUT，分别根据其他LUT相对于该LUT的权重以及所述其他LUT，确定该LUT与所述其他LUT的加权累加和。其中，针对一个LUT，其他LUT相对于该LUT的权重，与所述其他LUT与该LUT的相邻关系相关，越相邻则权重越大，反之权重越小。

以基于记忆多项式的DPD模型为例，LUT0表示记忆深度为0的LUT，LUT1表示记忆深度为1的LUT，LUT2表示记忆深度为2的LUT，以此类推。则对于LUT1来说，各LUT相对于LUT1的权重，按照从大到小排序为：LUT2相对于LUT1的权重，LUT3相对于LUT1的权重，LUT4相对于LUT1的权重，以此类推。对于LUT4来说，LUT3和LUT5相对于LUT4的权重相同，LUT2和LUT6相对于LUT4的权重相同，LUT1和LUT7相对于LUT4的权重相同。各LUT相对于LUT4的权重，按照从大到小排序为：LUT5和LUT3相对于LUT4的权重，LUT6和LUT2相对于LUT4的权重，LUT7和LUT1相对于LUT4的权重，以此类推。

可选地，加权累加和的计算公式可表示为：

其中，LUT_h_(i)表示记忆深度为i的LUT，μ_i表示LUT_h_(i)的权重。可选地，0＜μ_i≤1。以计算记忆深度为1的LUT的加权过程为例(即式4中的LUT_h表示记忆深度为1的LUT)，记忆深度为1的LUT的权重为μ₀(μ₀＝1)，记忆深度为2的LUT相对于记忆深度为1的LUT的权重为μ₁(μ₁＜μ₀)，记忆深度为3的LUT相对于记忆深度为1的LUT的权重为μ₂(μ₂＜μ₁)，以此类推，则用各LUT乘以各LUT对应的权重，再进行累加，即可得到加权后的记忆深度为1的LUT。根据该原理，可以针对每个LUT进行加权。

可选地，在S304中，根据采样率提升倍数对加权后的LUT进行抽取的一种实现方式为：按照各LUT的记忆深度的升序或降序的顺序，将加权后的LUT分成M组，每组包含相同数量的LUT，分别从每组LUT中抽取一个LUT。

以采用记忆多项式的DPD模型为例，若输入信号和输出信号的采样速率提升至K倍，则在S303中，根据功放特性系数以及采样率提升后的输入信号得到LUT的数量为M×K个，在S304中，对加权后的LUT进行抽取得到的LUT的数量为M个。即从每K个LUT中抽取一个LUT，得到M个LUT。

通过以上描述可以看出，通过提升输入信号和输出信号的采样率，可以避免DPD混叠，通过对所述各LUT进行加权以及对加权后的各LUT进行抽取，可以在减少LUT数量的同时，改善功率放大器的线性化指标。

为了更清楚地理解本申请实施例，下面结合图4，以在5G系统中进行DPD建模为例，对本申请实施例提供的LUT生成方法进行详细描述。

本例子中，采用基于记忆多项式的DPD模型进行建模。该记忆多项式可如前述式1所示，记忆深度M＝5。

根据图3所示的流程，在S301中进行采样率提升。具体地，将功率放大器(PA)的输入信号x(n)和输出信号y(n)的采样率分别提升至2倍，采样率提升后的输入信号表示为x(2n)，采样率提升后的输出信号表示为y(2n)。

基于记忆多项式，设置的DPD逆向模型，可表示为：

输出信号矩阵Y可以表示为：

在S302～S303中进行系数建立求解LUT。具体地，根据前述式2，利用采样率提升后的输入信号的矩阵和采样率提升后的输出信号的矩阵，得到功放特性系数矩阵A。基于前述式3，利用功放特性系数矩阵A和采样率提升后的输入信号，计算得到10个LUT，各LUT的记忆深度分别为0到9。这10个LUT对应的采样速率提高了1倍，因而没有混叠分量。

在S304中进行LUT降速二次分配。具体地，为了不增加FPGA的资源开销以及功耗开销，在将LUT传递给FPGA之前要先进行降速处理。按照S304的描述，在这里可以采用半带滤波的原理，先滤波再抽取，既能保证信息的有效性又能实现LUT的降速。以记忆深度为5(即记忆深度为0～4)的MP模型为例，当功放特性系数求解时使用的采样速率提升1倍后，为了保持DPD建模精度的准确性，相应的记忆深度也要增大到10(0～9)。经过LUT二次分配(即加权)以及抽取，最后得到5个LUT。这5个LUT被配置在FPGA中以搭建预失真器，用于对业务信号和实现DPD。

其中，进行LUT降速二次分配的过程可如图5所示。图5中仅示出了将LUT4_h分配到其他LUT，在具体实施中，针对每个LUT均进行类似地二次分配过程。针对每个LUT进行二次分配后，可从每2个LUT中选取一个LUT。图5中的10个LUT中，实线框所示的LUT为被选取的LUT，虚线框所示的LUT为被放弃的LUT。最终可得到5个LUT。

基于相同的技术构思，本申请实施例还提供了一种DPD查找表生成装置，该装置可实现前述实施例中的LUT生成的功能。

参见图6，为本申请实施例提供的DPD查找表生成装置的结构示意图，如图所示，该装置可包括：采样率提升模块601、功放特性系数确定模块602、查找表生成模块603、查找表抽取模块604。

采样率提升模块601用于将功率放大器的输入信号和输出信号的采样速率进行提升；功放特性系数确定模块602用于根据DPD模型，并利用采样速率提升后的输入信号和输出信号，确定功放特性系数；查找表生成模块603用于根据所述功放特性系数以及采样率提升后的输入信号得到LUT；查找表抽取模块604用于根据各LUT的权重分别对所述各LUT进行加权，并对加权后的各LUT进行抽取。

可选地，查找表抽取模块603具体用于：针对每个LUT，根据其他LUT相对于该LUT的权重以及所述其他LUT，确定该LUT与所述其他LUT的加权累加和。

可选地，查找表抽取模块603具体用于：若所述DPD模型为基于最大记忆深度为M的记忆多项式的DPD模型，M为大于或等于1的整数，则按照各LUT的记忆深度的升序或降序的顺序，将加权后的LUT分成M组，每组包含相同数量的LUT，并分别从每组LUT中抽取一个LUT。

可选地，采样率提升模块601具体用于：将功率放大器的输入信号和输出信号的采样速率提升至K倍，K为大于1的整数。

基于相同的技术构思，本申请实施例还提供了一种通信装置，该通信装置可实现前述实施例中LUT生成功能。

参见图7，为本申请实施例提供的通信装置的结构示意图，如图所示，该通信装置可包括：处理器701、存储器702、收发机703以及总线接口。

处理器701负责管理总线架构和通常的处理，存储器702可以存储处理器701在执行操作时所使用的数据。收发机703用于在处理器701的控制下接收和发送数据。

总线架构可以包括任意数量的互联的总线和桥，具体由处理器701代表的一个或多个处理器和存储器702代表的存储器的各种电路链接在一起。总线架构还可以将诸如***设备、稳压器和功率管理电路等之类的各种其他电路链接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口提供接口。处理器701负责管理总线架构和通常的处理，存储器702可以存储处理器701在执行操作时所使用的数据。

本发明实施例揭示的流程，可以应用于处理器701中，或者由处理器701实现。在实现过程中，信号处理流程的各步骤可以通过处理器701中的硬件的集成逻辑电路或者软件形式的指令完成。处理器701可以是通用处理器、数字信号处理器、专用集成电路、现场可编程门阵列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本发明实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器702，处理器701读取存储器702中的信息，结合其硬件完成信号处理流程的步骤。

具体地，处理器701，用于读取存储器702中的程序并执行：将功率放大器的输入信号和输出信号的采样速率进行提升；根据DPD模型，并利用采样速率提升后的输入信号和输出信号，确定功放特性系数；根据所述功放特性系数以及采样率提升后的输入信号得到LUT；根据各LUT的权重分别对所述各LUT进行加权，并对加权后的各LUT进行抽取。

基于相同的技术构思，本申请实施例还提供了一种计算机存储介质。所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使所述计算机执行前述实施例所执行的流程。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。