具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。在不悖离本发明的范围内，可做结构、逻辑和电性上的修改，而应用在其他实施例上。本发明的各附图只是示意图，其详细的比例可依照设计的需求进行调整。在说明中所描述对于图形中相对器件的上下关系，本领域的技术人员应能理解其是指物件的相对位置，都可以翻转而呈现相同的构件，因此都应同属本说明书所揭露的范围。

图1至图7所绘示为根据本发明一实施例的电阻式随机存取存储器的制作方法步骤示意图。请参考图1，首先提供一基底10，接着于基底10上形成一第一介电层16，然后于第一介电层16上形成底电极20。

根据本发明一实施例，电阻式随机存取存储器是形成在内连线结构的介电层中，因此基底10可以是完成至某制作工艺阶段的半导体基底，例如是已经完成前段制作工艺(FEOL)和部分后段制作工艺(BEOL)的半导体基底。为了简化图示，图1仅绘示出基底10的一介电层14以及形成在介电层14中的导电结构12。第一介电层16可包括一蚀刻阻挡层16a以及一衬垫层16b位于蚀刻阻挡层16a上。第一介电层16内可设有一导电插塞18，其穿过衬垫层16b及蚀刻阻挡层16a以电连接底电极20和导电结构12。

介电层14和衬垫层16b分别可包括介电材料，例如氧化硅(SiO₂)、未掺杂硅玻璃(undoped silica glass,USG)或低介电常数(low-k)介电材料例如氟硅玻璃(fluorinatedsilica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数介电材料(porous low-k dielectric material)或有机高分子介电材料，但不限于此。根据本发明一实施例，介电层14包括低介电常数(low-k)介电材料，衬垫层16b包括氧化硅。蚀刻阻挡层16a可包括含氮介电材料，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)，或氮掺杂碳化硅(nitride doped carbide,NDC)，但不限于此。根据本发明一实施例，蚀刻阻挡层16a包括氮掺杂碳化硅(NDC)。底电极20、导电结构12和导电插塞18分别可包括导电材料，例如钴(Co)、铜(Cu)、铝(Al)、钨(W)、镍(Ni)、铂(Pt)、钽(Ta)、钛(Ti)、上述材料的化合物、复合层或合金，但不限于此。在一些实施例中，底电极20可包括氮化钛(TiN)，导电结构12可包括铜(Cu)，导电插塞18可包括钨(W)。根据本发明一实施例，导电插塞18与第一介电层16和导电结构12之间可包括一阻障层(图未示)，例如是由钛、氮化钛、钽、及/或氮化钽构成的单层或复合层。

请参考图2。接着，在第一介电层16上形成第二介电层22并覆盖住底电极20。第二介电层22的材料可选自前文关于介电层14和衬垫层16b选用的介电材料，为了简化说明在此不再重述。根据本发明一实施例，第二介电层22可包括低介电常数(low-k)介电材料。

请参考图3。接着，可对第二介电层22中进行一图案化制作工艺(例如光刻暨蚀刻制作工艺)，以于底电极20正上方的第二介电层22中形成开口24，显露出底电极20的部分顶面20a。开口24的宽度可大致上等于或小于底电极20的宽度。图3示出了当开口24的宽度小于底电极20的宽度时，开口的侧壁24a会位于底电极20的顶面20a上而不与底电极20的侧壁切齐，且底电极20的顶角20b会被第二介电层22覆盖住，未显露出来。

请参考图4。接着，在开口24的侧壁24a上形成间隙壁26。根据本发明一实施例，可利用自对准间隙壁(self-aligned spacer)制作工艺来制作间隙壁26，例如可利用原子层(ALD)沉积形成一间隙壁材料层(图未示)共型地覆盖第二介电层22顶面以及开口24的侧壁24a及底电极20的顶面20a，然后对第二介电层22进行一各向异性蚀刻制作工艺直到显露出第二介电层22的顶面和底电极20的顶面20a，并使部分间隙壁材料层保留在开口24的侧壁24a上，形成间隙壁26。应理解，间隙壁26是沿着侧壁24a而完全围绕开口24。根据本发明一实施例，间隙壁26的材料可包括氧化铝(Al₂O₃)或氧化硅(SiO₂)，但不限于此。值得注意的是，间隙壁26朝向开口24的内侧壁26a由于各向异性蚀刻制作工艺而具有曲线剖面轮廓，间隙壁26与第二介电层22接触的外侧壁26b则随着开口24的侧壁24a而具有直线剖面轮廓。

请参考图5。形成间隙壁26后，接着在第二介电层22上形成一可变电阻材料层28，并使可变电阻材料层28部分填充开口24并沿着间隙壁26的外侧壁26a及底电极20的顶面20a覆盖，然后于可变电阻材料层28上形成一顶电极材料层30并使顶电极材料层30完全填满开口24。可变电阻材料层28可包括过度金属氧化物(transition metal oxide,TMO)，例如氧化镍(NiO)、氧化钛(TiO)、氧化锌(ZnO)、氧化锆(ZrO)、氧化铪(HfO)、氧化钽(TaO)，但不限于此。根据本发明一实施例，顶电极材料层30的材料可选自前文关于底电极20选用的导电材料，例如氮化钛(TiN)。

请参考图6。接着，可进行一平坦化制作工艺例如化学机械研磨(CMP)制作工艺移除开口24外的顶电极材料层30和可变电阻材料层28直至显露出第二介电层22的顶面。剩余在开口内的顶电极材料层30和可变电阻材料层28则分别成为顶电极30a和可变电阻层28a。在一些实施例中，化学机械研磨(CMP)制作工艺后，间隙壁26的顶面会自顶电极30a和第二介电层22之间显露出来，并且与顶电极30a的顶面、可变电阻层28a的顶面和第二介电层22的顶面沿着水平方向互相切齐。

如图6所示，根据本发明一实施例提供的电阻式随机存取存储器的存储单元100，包括一底电极20、一可变电阻层28a位于底电极20上并且具有一U型剖面轮廓、一顶电极30a位于可变电阻层28a上并填满可变电阻层28a中的凹槽28R，以及位于底电极20上且位于可变电阻层28a的两侧的间隙壁26。详细来说，可变电阻层28a可包括水平部28b以及位于水平部28b上的垂直部28c，其中水平部28b在垂直方向上大致位于顶电极30b与底电极20之间，垂直部28c在水平方向上大致上位于顶电极30a与间隙壁26之间。值得注意的是，可通过调整制作可变电阻材料层28(参考图5)的制作工艺参数，使得可变电阻层28a的水平部28b沿着垂直方向的厚度T1大于垂直部28c沿着水平方向的厚度T2，以能够在水平部28b达到要求的厚度规格时凹槽28R可具有足够的宽度，使位于凹槽28R中的顶电极30a可具有足够的宽度，有利于后续导电插塞34(参考图7)的着陆及电连接。根据本发明一实施例，厚度T2可大约是厚度T1的1/4至1/10之间。

请参考图7。接着，在第二介电层22上形成一第三介电层32，然后在顶电极30a正上方的第三介电层32中形成一导电插塞34并且使导电插塞34与顶电极30a电连接。第三介电层32的材料可选自前文关于介电层14和衬垫层16b选用的介电材料，为了简化说明于此不再重述。根据本发明一实施例，第二介电层22和第三介电层32可包括相同的低介电常数(low-k)介电材料。值得注意的是，第三介电层32与顶电极30a的顶面、可变电阻层28a的垂直部28c的顶面，以及间隙壁26的顶面直接接触。导电插塞34的材料可选自前文关于导电结构12选用的材料，例如可包括铜(Cu)。根据本发明一实施例，导电插塞34与第三介电层32和顶电极30a之间可包括一阻障层(图未示)，例如是由钛、氮化钛、钽、及/或氮化钽构成的单层或复合层。

请参考图8、图9和图10，所绘示为根据本发明一些实施例的电阻式随机存取存储器于图6所示步骤的俯视平面图。从俯视方向来看，电阻式随机存取存储器包括多个存储单元100排列成阵列，并且彼此可相隔距离S1。存储单元100的顶电极30a的形状大致上是由开口24的形状决定，例如可大致上具有圆形(图8)、方形(图9)，或矩形(图10)的形状，但不限于此，而且由于间隙壁26形成在开口24内的关系使得顶电极30a具有小于开口24的面积。值得注意的是，无论是何种形状的顶电极30a，其都是被可变电阻层28(垂直部28c)完全围绕，然后可变电阻层28再被间隙壁26完全围绕。本发明先全面性地沉积第二介电层22(参考图2)然后于第二介电层22中形成开口24，再以类似于镶嵌(damascene)制作工艺的方式在开口24中制作电阻式随机存取存储器的存储单元100，也就是说本发明不需通过介电层间隙填充步骤来填满存储单元100之间的间隙，因此不会有介电层间隙填充(gap fill)能力不足导致的缝隙(void)的问题。由此，本发明可不受介电层间隙填充(gap fill)能力的限制，进一步缩小存储单元100间的距离S1，获得更高的阵列密度。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。