具体实施方式

请参照图1至图2，图1为本发明一实施例稳定带隙电压的流程图，图2则为利用补偿(sizing)方式调整布局图案来稳定带隙电压的方式示意图。如图1至图2所示，首先进行步骤101，根据集成电路的电路设计例如带隙参考电路的电路设计产生一光掩模设计数据或如图2的第一布局图案12，其中光掩模设计数据可有许多种格式，例如但不限定于结构化信息标准的格式(Organization for the Advancement of Structured InformationStandards,OASIS)、绘图数据系统格式(Graphic Data System,GDS)与绘图数据系统格式第二版(GDSII)。此外，该光掩模设计数据也可有多样化的记录形式，例如但不限定于文字档(WORD或TXT)、试算表(EXCEL)、可携性文件格式(portable document format,PDF)、电子邮件(Email)、传真(Fax)，甚至可为图片或影像格式。上述仅作为范例说明之用，并非用来作为本发明的限制条件。

在本实施例中，第一布局图案12较佳为一由原厂客户端所提供的预设布局图案，其较佳包含前述的GDS档案且较佳对应后续半导体制作工艺中的一多晶硅电阻图案。更具体而言，第一布局图案12包含约略矩形的多晶硅电阻图案14以及设于多晶硅电阻图案两侧的接触垫16，其中第一布局图案12或多晶硅电阻图案14包含一第一宽度W₁以及一第一长度L₁，且第一布局图案12经测量后较佳具有一第一电压。

然后进行步骤102，降低第一布局图案12的临界线宽以产生至少另一布局图案，例如第二布局图案18、第三布局图案20、第四布局图案22、第五布局图案24、第六布局图案26、第七布局图案28以及第八布局图案30。整体来看，本阶段较佳将上述原厂所提供的第一布局图案12进行一降低补偿(sizing down)步骤或更具体而言降低第一布局图案12的预设第一宽度W₁以产生一个或一个以上布局图案如前述的第二布局图案18、第三布局图案20、第四布局图案22、第五布局图案24、第六布局图案26、第七布局图案28以及第八布局图案30，其中每个所产生的布局图案均包含多晶硅电阻图案14以及设于多晶硅电阻图案14两侧的接触垫16，且第二布局图案18至第八布局图案20中降低补偿的范围较依据制作工艺或产品需求逐步递减。

举例来说所产生的第二布局图案18包含前述的第一宽度W₁、一缩减后的第二宽度W₂以及一第二长度L₂，其中产生第二布局图案18或更具体而言第二布局图案18的第二宽度W₂的方式较佳包含降低第一布局图案的第一宽度W₁的2％至4％，使第二布局图案18中接触垫16以外的多晶硅电阻图案14由原本第一宽度W₁缩减至第二宽度W₂。在本实施例中，第二布局图案18由原本第一宽度W₁进行单侧缩减的距离较佳介于20纳米至30纳米或更佳约25纳米，或整体来看第二布局图案18的第二宽度W₂相较于原本第一布局图案12的第一宽度W₁两侧总共缩减约50纳米的范围。需注意的是，由于第二布局图案18的整体宽度缩减，如此即意味第二布局图案18所对应的电阻值与电压随之提升，同时第二布局图案18经上述降低补偿且测量后具有一第二电压。

类似第二布局图案18，所产生的第三布局图案20包含前述的第一宽度W₁、一缩减后的第三宽度W₃以及一第三长度L₃，其中产生第三布局图案20的第三宽度W₃的方式较佳包含降低第一布局图案12的第一宽度W₁的4％至6％，使第三布局图案20中接触垫16以外的多晶硅电阻图案14由原本第一宽度W₁缩减至第三宽度W₃。在本实施例中，第三布局图案20由原本第一宽度W₁进行单侧缩减的距离较佳介于45纳米至55纳米或更佳约50纳米，或整体来看第三布局图案的第三宽度W₃相较于原本第一布局图案的第一宽度W₁两侧总共缩减约100纳米的范围。同样地，由于第三布局图案20的整体宽度缩减，如此即意味第三布局图案20所对应的电阻值与电压随之提升，同时第三布局图案20经上述降低补偿且测量后具有一第三电压。

类似第三布局图案20，所产生的第四布局图案22包前述的第一宽度W₁、一缩减后的第四宽度W₄以及一第四长度L₄，其中产生第四布局图案22的第四宽度W₄的方式较佳包含降低第一布局图案12的第一宽度W₁的6％至8％，使第四布局图案22中接触垫16以外的多晶硅电阻图案14由原本第一宽度W₁缩减至第四宽度W₄。在本实施例中，第四布局图案22由原本第一宽度W₁进行单侧缩减的距离较佳介于70纳米至80纳米或更佳约75纳米，或整体来看第四布局图案22的第四宽度W₄相较于原本第一布局图案12的第一宽度W₁两侧总共缩减约150纳米的范围。同样地，由于第四布局图案22的整体宽度缩减，如此即意味第四布局图案22所对应的电阻值与电压随之提升，同时第四布局图案22经上述降低补偿且测量后具有一第四电压。

类似第四布局图案22，所产生的第五布局图案24包前述的第一宽度W₁、一缩减后的第五宽度W₅以及一第五长度L₅，其中产生第五布局图案24的第五宽度W₅的方式较佳包含降低第一布局图案12的第一宽度W₁的8％至10％，使第五布局图案24中接触垫16以外的多晶硅电阻图案14由原本第一宽度W₁缩减至第五宽度W₅。在本实施例中，第五布局图案24由原本第一宽度W₁进行单侧缩减的距离较佳介于95纳米至105纳米或更佳约100纳米，或整体来看第五布局图案24的第五宽度W₅相较于原本第一布局图案12的第一宽度W₁两侧总共缩减约200纳米的范围。同样地，由于第五布局图案24的整体宽度缩减，如此即意味第五布局图案24所对应的电阻值与电压随之提升，同时第五布局图案24经上述降低补偿且测量后具有一第五电压。

类似第五布局图案24，所产生的第六布局图案26包前述的第一宽度W₁、一缩减后的第六宽度W₆以及一第六长度L₆，其中产生第六布局图案26的第六宽度W₆的方式较佳包含降低第一布局图案12的第一宽度W₁的10％至12％，使第六布局图案26中接触垫16以外的多晶硅电阻图案14由原本第一宽度W₁缩减至第六宽度W₆。在本实施例中，第六布局图案26由原本第一宽度W₁进行单侧缩减的距离较佳介于120纳米至130纳米或更佳约125纳米，或整体来看第六布局图案26的第六宽度W₆相较于原本第一布局图案12的第一宽度W₁两侧总共缩减约250纳米的范围。同样地，由于第六布局图案26的整体宽度缩减，如此即意味第六布局图案26所对应的电阻值与电压随之提升，同时第六布局图案26经上述降低补偿且测量后具有一第六电压。

类似第六布局图案26，所产生的第七布局图案28包前述的第一宽度W₁、一缩减后的第七宽度W₇以及一第七长度L₇，其中产生第七布局图案28的第七宽度W₇的方式较佳包含降低第一布局图案12的第一宽度W₁的12％至14％，使第七布局图案28中接触垫16以外的多晶硅电阻图案14由原本第一宽度W₁缩减至第七宽度W₇。在本实施例中，第七布局图案28由原本第一宽度W₁进行单侧缩减的距离较佳介于145纳米至155纳米或更佳约150纳米，或整体来看第七布局图案28的第七宽度W₇相较于原本第一布局图案12的第一宽度W₁两侧总共缩减约300纳米的范围。同样地，由于第七布局图案28的整体宽度缩减，如此即意味第七布局图案28所对应的电阻值与电压随之提升，同时第七布局图案28经上述降低补偿且测量后具有一第七电压。

类似第七布局图案28，所产生的第八布局图案30包前述的第一宽度W₁、一缩减后的第八宽度W₈以及一第八长度L₈，其中产生第八布局图案30的第八宽度W₈的方式较佳包含降低第一布局图案12的第一宽度W₁的14％至16％，使第八布局图案30中接触垫16以外的多晶硅电阻图案14由原本第一宽度W₁缩减至第八宽度W₈。在本实施例中，第八布局图案30由原本第一宽度W₁进行单侧缩减的距离较佳介于170纳米至180纳米或更佳约175纳米，或整体来看第八布局图案30的第八宽度W₈相较于原本第一布局图案12的第一宽度W₁两侧总共缩减约350纳米的范围。同样地，由于第八布局图案30的整体宽度缩减，如此即意味第八布局图案30所对应的电阻值与电压随之提升，同时第八布局图案30经上述降低补偿且测量后具有一第八电压。

然后进行步骤103，将前述经降低第一布局图案12的临界线宽所产生各布局图案包括第二布局图案18、第三布局图案20、第四布局图案22、第五布局图案24、第六布局图案26、第七布局图案28以及第八布局图案30测量后所对应的各电压，例如第二布局图案18的第二电压、第三布局图案20的第三电压、第四布局图案22的第四电压、第五布局图案24的第五电压、第六布局图案26的第六电压、第七布局图案28的第七电压以及第八布局图案30的第八电压与目标电压进行比对并由此判断出哪个经降低补偿(sizing down)步骤后所产生的布局图案的对应电压最为接近目标电压。在本实施例中，目标电压较佳为模型目标(model target)的1.2伏且经比对后第五布局图案24及第六布局图案26的电压最为接近目标电压因此较佳选取这两组布局图案作为后续输出光掩模的目标图案。

之后可依据制作工艺需求对各上述布局图案进行光学近接修正(opticalproximity correction,OPC)、工艺规则检验(process rule check,PRC)以及/或光学规则检验(lithography rule check,LRC)等校正步骤，最后进行步骤104，将校正后的布局图案输出并制作一光掩模以于后续晶片上制备出所需的影像图形。

从实际制作工艺来看，本发明可先于计算机系统内先输入一由原厂客户端所提供包含有第一布局图案12的电路布局图，然后降低第一布局图案12的临界线宽并由此产生多个布局图案如前述实施例的第二布局图案18、第三布局图案20、第四布局图案22、第五布局图案24、第六布局图案26、第七布局图案28以及第八布局图案30，再将这八种布局图案输出至一光掩模并利用该光掩模形成八种由例如多晶硅所构成的图案于一由硅晶片或硅基底所构成的半导体基底上，而这些所制备出的第一批图案较佳作为测试键(testkey)。接着将半导体基底上依据八种布局图案所形成的八种多晶硅图案进行实际测量以取得对应电阻值及电压，将各图案所对应的电压与一目标电压进行比对并选取最接近目标电压的图案为目标图案(例如前述实施例中的五布局图案24及/或第六布局图案26)，然后于计算机系统内利用OPC将客户所提供电路布局图中的第一布局图案12依据目标图案进行修正或直接取代第一布局图案12后再次输出于另一光掩模上用来制备出第二批也就是最终所需的图案。除此之外，依据本发明其他实施例又可选择省略将布局图案制作于半导体基底上的步骤，而是直接于计算机系统内利用模拟方式进行上述电压比对并利用OPC修正后再将修正后的布局图案输出至一光掩模制作实际图案于半导体基底上，此变化型也属本发明所涵盖的范围。

如上所述现行带隙参考电路在进行产品验证时常发现所设计的电路电压只达到1.11伏特，比模型目标(model target)的1.2伏特少了90毫伏。由于现行所采用电阻比对(resistor matching)、输入/输出元件比对(I/O device matching)以及双极性晶体管比对(BJT matching)等验证方式均无法解决电压不足或不稳定的原因，本发明主要先提供一第一布局图案或更具体而言由原厂所提供的预设布局图案，然后降低第一布局图案的临界线宽以产生多个布局图案如前述实施例中第二布局图案、第三布局图案、第四布局图案、第五布局图案、第六布局图案、第七布局图案以及第八布局图案，其中每个布局图案各自包含为半导体制作工艺中的多晶硅电阻图案且经测量后各具有一对应电压。由于各布局图案是依据原厂客户端所提供的预设布局图案来进行不同程度的降低补偿，因此各布局图案在补偿后所测量的电阻及电压均较佳呈现不同程度的提升，进而经比对后可得到与模型目标更为接近的布局图案作为后续光掩模的输出并达到稳定带隙参考电路的电压的目的。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。