具体实施方式

下面，参照附图对实施方式进行说明。注意，本发明的一个实施方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅限定在以下所示的实施方式所记载的内容中。

注意，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。另外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被设为“第二”所指的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被省略。

在附图中，有时使用同一符号表示同一要素或具有相同功能的要素、同一材质的要素或同时形成的要素，并有时省略重复说明。

在本说明书中，有时将电源电位VDD简称为电位VDD、VDD等。其他构成要素(例如，信号、电压、电路、元件、电极及布线等)也是同样的。

另外，在多个要素使用同一符号并且需要区别它们时，有时对符号附加“_1”，“_2”，“[n]”，“[m，n]”等用于识别的符号。例如，将第二布线GL表示为布线GL[2]。

(实施方式1)

参照图1至图18说明作为本发明的一个方式的半导体装置的结构例子。

注意，半导体装置是利用半导体特性的装置，也是包括半导体元件(晶体管、二极管、光电二极管等)的电路、包括该电路的装置。在本实施方式中说明的半导体装置可以被用作利用关态电流极小的晶体管的存储装置。

图1示出说明半导体装置10的截面结构的示意图的框图。

半导体装置10在硅衬底50上包括多个元件层20_1至20_M(M是自然数)。元件层20_1至20_M各包括晶体管层30及晶体管层40。晶体管层40由多个晶体管层41_1至41_k(k是2以上的自然数)构成。

在图1所示的示意图中，为说明各结构的配置而规定z轴方向。z轴方向是指垂直于或大致垂直于硅衬底50的表面的方向。注意，“大致垂直”是指以85°以上且95°以下的角度配置的状态。为了便于理解，有时将z轴方向称为垂直方向。硅衬底50的表面对应于由规定为垂直于或大致垂直于z轴方向的方向的x轴、y轴形成的表面。为了便于理解，有时将x轴方向称为纵深方向，而将y轴方向称为水平方向。

由多个晶体管层41_1至41_k构成的晶体管层40中的各晶体管层包括多个存储单元(未图示)。各存储单元包括晶体管及电容器。注意，电容器有时被称为电容元件。另外，元件层是指设置有电容器或晶体管等元件的层，也是包括导电体、半导体、绝缘体等的构件的层。

注意，各晶体管层41_1至41_k所包括的存储单元也可以被称为将沟道形成区域中包含氧化物半导体的晶体管(下面，被称为OS晶体管)用于存储器的DOSRAM(DynamicOxideSemiconductorRandomAccessMemory)。因为该存储单元可以由一个晶体管及一个电容元件构成，所以可以实现存储器的高密度化。此外，通过使用OS晶体管，可以延长数据的保持期间。

通过在本发明的一个方式的结构中使用包括OS晶体管的存储单元，在关闭时流过源极和漏极间的泄漏电流(以下称为关态电流)极少，因此可以利用该特性来将对应于所希望的电压的电荷保持在连接于源极和漏极中的另一个的电容器中。换言之，在存储单元中，可以长时间保持已写入的数据。因此，可以降低刷新数据的频率，而实现低功耗化。

加上，在使用OS晶体管的存储单元中，通过电荷的充电或放电，可以进行数据的改写及读出，由此实质上能够无限地进行数据的写入及读出。使用OS晶体管的存储单元因为没有磁力存储器或阻变式存储器等引起的原子级的结构的变化，所以具有良好的改写耐性。另外，使用OS晶体管的存储单元即使像快闪存储器那样地进行反复改写工作也没有起因于电子俘获中心的增加而导致的不稳定性。

另外，使用OS晶体管的存储单元可以自由地配置在设有沟道形成区域中包含硅的晶体管(以下称为Si晶体管)的硅衬底上等，因此容易进行集成化。另外，OS晶体管可以利用与Si晶体管同样的制造装置制造，因此可以以低成本制造。

另外，OS晶体管在除了栅电极、源电极及漏电极之外还加有背栅电极的情况下，可以成为4端子的半导体元件。可以构成为根据施加到栅电极或背栅电极的电压可以独立地控制流过源极和漏极间的信号的输入输出的电路网。因此，可以与LSI相同地进行电路设计。加上，OS晶体管具有在高温环境下比Si晶体管优越的电特性。具体而言，即使在125℃以上且150℃以下的高温下，通态电流与关态电流的比率也大，因此可以进行良好的开关工作。

晶体管层30具有可以对选自晶体管层40所包括的多个存储单元中之一个存储单元进行数据写入及读出的功能。

晶体管层30包括用来进行数据读出的读出用晶体管及具有数据写入、数据读出及被读出的数据的校正的各功能的校正电路。读出用晶体管的栅极与连接到多个存储单元中的一个的局部位线连接。通过采用该结构，读出用晶体管可以在读出数据时增大局部位线的微小的电位差而将其输出到全局位线GBL。校正电路具有使读出用晶体管的栅极保持对应于该晶体管的阈值电压的电位的结构。通过采用该结构，读出用晶体管可以减少从存储单元读出的数据的不均匀。

注意，局部位线是直接连接到存储单元的位线。全局位线GBL是选择多个局部位线中的任一个来通过校正电路与存储单元电连接的位线。供应到全局位线GBL或局部位线的数据信号相当于写入到存储单元的信号或从存储单元读出的信号。以数据信号为具有对应于数据1或数据0的高电平或低电平的电位的二值信号进行说明。另外，数据信号也可以是三值以上的多值。

如图1所示，晶体管层40在z轴方向上与晶体管层30层叠地设置。各元件层20_1至20_M所包括的晶体管层40被晶体管层30所包括的校正电路选择。晶体管层30所包括的校正电路具有利用流过晶体管层30所包括的读出用晶体管的电流量的差异来将写入存储单元中的数据信号转换为全局位线GBL的电位的变化并将其输出到硅衬底50所包括的驱动电路的功能。此外，晶体管层30具有将由硅衬底50所包括的驱动电路输出的数据信号供应到被校正电路选择的局部位线的功能。

硅衬底50包括用来在晶体管层30中通过全局位线GBL及局部位线对被选择的存储单元进行数据写入或读出的驱动电路。驱动电路包括将硅衬底50用于沟道的多个Si晶体管。

在本发明的一个方式中，作为设置在各元件层的晶体管，使用关态电流极小的OS晶体管。因此，可以降低保持于存储单元的数据的刷新频率，可以实现了低功耗化的半导体装置。OS晶体管可以层叠地设置并向垂直方向上反复利用相同的制造工序而制造，因此能够实现制造成本的降低。另外，在本发明的一个方式中，构成存储单元的晶体管也可以不向平面方向而向垂直方向上配置来提高存储密度，因此能够实现装置的小型化。另外，即使在高温环境下，OS晶体管的电特性的变动也比Si晶体管小，因此可以实现被用作可靠性良好的存储装置的半导体装置。再者，本发明的一个方式通过采用校正数据的读出用晶体管的阈值电压的结构，可以实现被用作被读出的数据的可靠性优良的存储装置的半导体装置。

接着，图2A示出相当于图1的元件层20_1至20_M中的任一个的元件层20的框图。

如图1所示，本发明的一个方式中的元件层20采用在z轴方向上晶体管层30上设置有包括存储单元的多个晶体管层40的结构。通过采用该结构，可以缩短晶体管层30和晶体管层40的距离。当局部位线缩短时，可以减少寄生电容。通过在垂直方向上利用相同的制造工序反复制造多个晶体管层41_1至41_k，可以实现减少制造成本。

图2B是以电路标记示出图2A所示的元件层20中的各结构的图。

晶体管层30包括读出用晶体管31及校正电路35。校正电路35包括晶体管32、晶体管33及晶体管34。晶体管层41_1至41_k各包括多个存储单元42。存储单元42包括晶体管43及电容器44。晶体管43被用作根据连接到栅极的字线WL的控制切换局部位线LBL和电容器44之间的导通状态(开启)或非导通状态(关闭)的开关。局部位线LBL与晶体管31的栅极连接。字线WL利用供应到字线WL的字信号(有时被称为信号WL)切换晶体管43的开启或关闭。电容器44与供应固定电位的布线CSL连接。

校正电路35所包括的各晶体管如图2B图示那样地彼此连接。具体而言，晶体管33的源极和漏极中的一个与晶体管31的栅极连接。晶体管33的源极和漏极中的另一个与晶体管34的源极和漏极中的一个及晶体管31的源极和漏极中的一个连接。晶体管33的源极和漏极中的一个与晶体管31的源极和漏极中的另一个连接。晶体管32的源极和漏极中的另一个与布线SL连接。晶体管34的源极和漏极中的另一个与全局位线GBL连接。晶体管32、33及34被用作根据连接到栅极的信号RE、WE及MUX的控制切换源极和漏极之间的导通状态或非导通状态的开关。信号RE、WE及MUX都是切换被用作开关的晶体管的开启和关闭的信号，作为一个例子可以在信号为H电平时使晶体管开启，在L电平时使晶体管关闭。

晶体管43是上述OS晶体管。电容器44具有在被用作电极的导电体之间夹有绝缘体的结构。注意，作为构成电极的导电体，除了金属之外还可以使用被赋予导电性的半导体层等。另外，电容器44可以配置在重叠于晶体管43的上方或下方的位置，或者构成晶体管43的半导体层或电极等的一部分可以被用作电容器44的一个电极，将在后面说明详细内容。

晶体管31具有根据局部位线LBL的电位使电流在晶体管31的源极和漏极之间流过的功能。在晶体管31的栅极的电位超过晶体管31的阈值电压时，使电流在源极和漏极之间流过。

校正电路35具有控制是否使在晶体管31的源极和漏极之间流过的电流在布线SL和全局位线GBL之间流过的功能或将全局位线GBL的电位传输到局部位线LBL的功能，或者具有将晶体管31的栅极电位通过晶体管31的源极和漏极之间放电到布线SL的功能。

晶体管层30所包括的晶体管31至34优选与晶体管43同样地由OS晶体管构成。由于使用OS晶体管的构成元件层20的晶体管层30及40可以层叠地配置于包括Si晶体管的硅衬底上，因此容易进行集成化。

图3A是说明半导体装置10的工作的图。如图3A所示，半导体装置10的工作大致被分为进行将数据写入存储单元中的工作的期间110、进行读出数据的校正工作的期间120、进行读出数据的工作的期间130。

注意，半导体装置10的工作不局限于图3A所示的顺序。在本发明的一个方式中，通过使校正电路35所包括的各晶体管关闭，可以继续保持晶体管31的栅极所保持的电位，例如相当于晶体管31的阈值电压的电位。因此，例如，如图3B所示，可以在期间120和期间130之间提供在保持阈值电压的状态下停止工作的期间140。或者，如图3C所示，例如通过如期间120_1及期间120_2那样进行期间120多次，并反复进行期间120及期间140，可以进行晶体管31的栅极所保持的电位，例如相当于晶体管31的阈值电压的电位的刷新工作。

图4A及图4B分别是说明期间110，即数据写入工作的流程图及电路图。

在数据写入工作中，首先，如图4A所示，将信号WE及信号MUX设定为H电平，将信号WL及信号RE设定为L电平(工作111)。局部位线LBL成为与全局位线GBL电连接的状态。局部位线LBL被全局位线GBL充电。全局位线GBL的电压为对应于写入存储单元42中的数据的电压。

接着，如图4A所示，将信号WL、信号WE及信号MUX设定为H电平，将信号RE设定为L电平(工作112)。局部位线LBL成为与电容器44电连接的状态。电容器44被局部位线LBL充电。局部位线LBL的电压为对应于写入存储单元42中的数据的电压。然后，存储单元42被写入数据(工作113)。图4B示出工作113的示意性的工作。在图4B中，虚线箭头表示对应于写入存储单元42中的数据的电压V_DATA。此外，在图4B中，附加有叉号的晶体管标记表示关闭状态，没有附加叉号的晶体管标记表示开启状态。

接着，如图4A所示，将信号WE及信号MUX设定为H电平，将信号WL、信号RE设定为L电平(工作114)。存储单元42的电容器44保持电压V_DATA。然后，如图4A所示，将信号WE、信号MUX、信号WL及信号RE设定为L电平(工作115)，结束数据写入工作。此外，在进入校正工作时可以省略工作115。

图5A、图5B、图6A、图6B及图7是说明期间120，即校正工作的流程图及电路图。

在校正工作中，首先，如图5A所示，将信号WE及信号MUX设定为H电平，将信号WL及信号RE设定为L电平(工作121)。局部位线LBL成为与全局位线GBL电连接的状态。局部位线LBL被全局位线GBL充电。全局位线GBL的电压为局部位线LBL的预充电电压Vpre1。然后，全局位线GBL及局部位线LBL被预充电(工作122：GBL，LBL预充电工作)。图5B示出工作122的示意性的工作。在图5B中，虚线箭头表示写入全局位线GBL及局部位线LBL的预充电Vpre1。此外，在图5B中，附加有叉号的晶体管标记表示关闭状态，没有附加叉号的晶体管标记表示开启状态。

接着，如图5A所示，将信号WE及信号RE设定为H电平，将信号WL及信号MUX设定为L电平(工作123)。局部位线LBL成为通过晶体管33、晶体管31及晶体管32与布线SL电连接的状态。局部位线LBL通过晶体管33、晶体管31及晶体管32将对应于预充电电压Vpre1的电荷放电。而且，在局部位线LBL的电位成为晶体管31的阈值电压(Vth)时停止放电，阈值电压Vth被保持于晶体管31的栅极中(工作124：阈值校正)。布线SL的电位优选为局部位线LBL可以进行放电的电位。图6A示出工作124的示意性的工作。在图6A中，虚线箭头表示通过放电从局部位线LBL向布线SL流过的电流。此外，在图6A中，附加有叉号的晶体管标记表示关闭状态，没有附加叉号的晶体管标记表示开启状态。

接着，如图5A所示，将信号WE、信号RE、信号WL及信号MUX设定为L电平(工作125)。局部位线LBL在将布线SL的电位设定为V_SL，将晶体管31的阈值电压设定为Vth时成为保持栅极源极间电压Vgs为Vth的状态(Vgs＝Vth)，即(Vth+V_SL)的状态。图6B示出工作125的示意性的工作。此外，在图6B中，附加有叉号的晶体管标记表示关闭状态，没有附加叉号的晶体管标记表示开启状态。

注意，图5A所示的工作的流程可以采用其他的结构。例如，可以采用如图7那样的工作。图7所示的流程与图5A的不同之处是根据工作切换布线SL的电位这一点。具体而言，在对应于工作121的工作121A及对应于工作125的工作125A中，将布线SL设定为电位V_SL0。而且，在对应于工作123的工作123A中，将布线SL设定为大于电位V_SL0的电位V_SL。通过采用该结构，即使局部位线LBL的电位小也可以使电流流过布线SL。

图8A及图8B分别是说明期间130，即说明数据读出工作的流程图及电路图。

在数据读出工作中，首先，如图8A所示，将信号WL设定为H电平，将信号WE、信号MUX及信号RE设定为L电平(工作131)。根据该工作，局部位线LBL的电位为对应于对局部位线LBL的电压V_SL+Vth和电容器44的电压V_DATA进行电荷共享(工作132)而得到的电荷，即将它们加在一起的电荷的电位(V_DATA+Vth+V_SL)。

接着，如图8A所示，将信号WL、信号RE及信号MUX设定为H电平，将信号WE设定为L电平(工作133)。晶体管31成为电流根据栅极的电位(V_DATA+Vth+V_SL)(Idata)而流过的状态。对全局位线GBL供应预充电电压Vpre1并将其处于电浮动状态。全局位线GBL的电位根据流过晶体管31的电流Idata而从Vpre1波动(工作134)。由驱动电路读出该波动的电压作为电压Vread(工作135)。图8B图示工作134的示意性的工作。此外，在图8B中，附加有叉号的晶体管标记表示关闭状态，没有附加叉号的晶体管标记表示开启状态。

图9A及图9B分别是说明期间140，即休止工作的流程图及电路图。

在休止工作中，首先，如图9A所示，将信号WL、信号WE、信号MUX及信号RE设定为L电平(工作141)。通过该工作，保持局部位线LBL的电压(V_SL+Vth)及电容器44的电压V_DATA(工作142)。图9B图示工作142的示意性的工作。此外，在图9B中，附加有叉号的晶体管标记表示关闭状态，没有附加叉号的晶体管标记表示开启状态。

图10A示出将图1所示的元件层20_1至20_M配置在硅衬底50上的半导体装置10的立体图。在图10A中示出垂直方向(z轴方向)、纵深方向(x轴方向)、水平方向(y轴方向)。

在图10A中，用虚线表示晶体管层41_1、41_2所包括的存储单元42。

如图10A所示，本发明的一个方式的半导体装置10层叠地设置有包括OS晶体管的晶体管层30、40。因此，半导体装置10可以在垂直方向上反复通过相同制造工序制造，从而制造成本得到减少。此外，在本发明的一个方式的半导体装置10中可以通过将包括存储单元42的晶体管层40不在平面方向上而在垂直方向上层叠地配置来提高存储密度，从而可以实现装置的小型化。

此外，在图10B中省略图10A所示的元件层20_1至20_M所包括的各结构，而示出设置于硅衬底50的各电路。图10B示出在硅衬底50中由Si晶体管构成的控制逻辑电路61、行驱动电路62、列驱动电路63及输出电路64。实施方式4详细地描述控制逻辑电路61、行驱动电路62、列驱动电路63及输出电路64。

此外，图11抽出图10A所示的半导体装置10的晶体管层30、41_1、41_2而图示。图11示出晶体管层41_1、41_2中的存储单元所包括的晶体管43、电容器44、局部位线LBL及字线WL。在图11中，为了明确起见，用虚线表示局部位线LBL。此外，在图11中，在z轴方向上图示穿过各晶体管层地设置的全局位线GBL。如上所述，为了明确起见，由比其他线粗的线表示全局位线GBL。

如图11所示，在半导体装置10中，连接到存储单元所包括的晶体管43的局部位线LBL、连接到晶体管层30的校正电路及硅衬底50的全局位线GBL在z轴方向上，即在垂直于硅衬底50的方向上设置。通过采用该结构可以缩短连接到各存储单元的局部位线LBL。因此，可以大幅度地缩减局部位线LBL的寄生电容，从而即使进行存储单元所保持的数据信号的多值化也可以读出电位。此外，本发明的一个方式可以读出存储单元所保持的数据作为电流，从而即使进行多值化也容易读出数据。

图12A、图12B示出说明图2B所示的晶体管31及校正电路35的变形例子的电路图。图2B所示的各晶体管为没有背栅电极的顶栅极结构或底栅极结构的晶体管，但是晶体管结构不局限于此。例如，如图12A所示，也可以采用包括与背栅电极线BGL连接的背栅电极的晶体管层30A。通过采用图12A的结构，较容易从外部控制各晶体管的阈值电压等电特性。

或者，如图12B所示，也可以采用包括与栅电极连接的背栅电极的晶体管层30B。通过采用图12B的结构，可以增加流过各晶体管的电流量。

说明了图1的半导体装置10包括一种存储单元的情况，但是半导体装置10也可以包括两种以上的存储单元。图13A示出相当于半导体装置10的变形例子的半导体装置10A的框图。

半导体装置10A与半导体装置10的不同之处是晶体管层20和晶体管层30之间设置有包括其电路结构不同的存储单元的晶体管层90这一点。

图13B是示出晶体管层90所包括的存储单元的结构例子的电路图。存储单元91包括晶体管92、晶体管93、电容器94。

晶体管92的源极和漏极中的一个与晶体管93的栅极连接。晶体管93的栅极与电容器94的一个电极连接。晶体管92的源极和漏极中的另一个及晶体管92的源极和漏极中的一个与布线BL2连接。晶体管93的源极和漏极中的另一个与布线SL2连接。电容器94的另一个电极与布线CAL电连接。在此，晶体管92的源极和漏极中的一个、晶体管93的栅极和电容器94的一个电极彼此连接的节点为节点N。

布线CAL被用作对电容器94的另一个电极施加所指定的电位的布线。使从存储单元91读出数据时的布线CAL的电位与对存储单元91写入数据时的布线CAL的电位及在存储单元91中保持数据时的布线CAL的电位不同。由此，可以使从存储单元91读出数据时的晶体管93的外观上的阈值电压与在对存储单元91写入数据时及在存储单元91中保持数据时的晶体管93的外观上的阈值电压不同。

在存储单元91采用图13B所示的结构的情况下，在对存储单元91写入数据时及在存储单元91中保持数据时，不管写入到存储单元91的数据如何，电流不流过布线SL2和布线BL2之间。另一方面，在从存储单元91读出数据时，对应于在存储单元91中保持的数据的电流流过布线SL2和布线BL2之间。

晶体管92、93优选为OS晶体管。如上所述，OS晶体管的关态电流极小。因此，可以在节点N中长时间保持对应于写入到存储单元91的数据的电荷。换言之，在存储单元91中，可以长时间保持已写入的数据。因此，可以降低刷新数据的频率，而降低本发明的一个方式的半导体装置的功耗。

图13B所示的结构的存储单元91可以被称为将OS晶体管用于存储器的NOSRAM(Nonvolatile Oxide Semiconductor RAM：氧化物半导体非易失性随机存取存储器)。NOSRAM具有可以进行非破坏读出的特征。另一方面，在上述DOSRAM读出所保持的数据时，进行破坏读出。

半导体装置10A可以通过包括存储单元91来将读出频率高的数据从DOSRAM写入到NOSRAM。如上所述，NOSRAM可以进行非破坏读出，因此可以降低刷新数据的频率。因此，可以降低本发明的一个方式的半导体装置的功耗。另外，作为图13B所示的晶体管92及晶体管93例示出包括一个栅极的晶体管，但是不局限于此。例如，晶体管92及晶体管93中的任一个或两个也可以是包括两个栅极的晶体管(包括前栅极及与该前栅极相对的背栅极的晶体管)。

图14A、图14B示出说明图1所示的半导体装置10的变形例子的示意图。

图14A示出在图1所示的半导体装置10中的元件层20_1至20_M中将晶体管层40配置于晶体管层30的下层的半导体装置10B。图14A所示的半导体装置10B在晶体管层30的下层中包括具有晶体管层49_1至49_k的晶体管层49。在该结构中也可以实现读出用晶体管的阈值电压的校正工作。

图14B示出在图1所示的半导体装置10中的元件层20_1至20_M除晶体管层40外还包括图14A所说明的晶体管层49的半导体装置10C。在该结构中也可以实现进行读出用晶体管的阈值电压的校正的工作。

图15A及图15B分别示出对应于图2B等所说明的存储单元42的电路图及说明对应于该电路图的电路方框的图。如图15A、图15B所示，有时在附图等中表示存储单元42作为方框。

此外，图15C及图15D分别示出对应于图2B等所说明的包括晶体管31及校正电路35的晶体管层30的电路图及说明对应于该电路图的电路方框的图。如图15C、图15D所示，有时在附图等中表示包括晶体管31及校正电路35的晶体管层30作为电路36的方框。

另外，图16A示出用来控制对在硅衬底50上由Si晶体管构成的存储单元进行的数据写入及读出的控制电路51的电路结构例子。作为控制电路51，图示开关电路52、预充电电路53、预充电电路54、读出放大器55、与控制电路51连接的全局位线SA_GBL、全局位线SA_GBLB及位线BL、BLB。

如图16A所示，例如，开关电路52包括n沟道型晶体管52_1、52_2。晶体管52_1、52_2根据信号CSEL而切换一对全局位线SA_GBL和全局位线SA_GBLB与一对位线BL和BLB的导通状态。

如图16A所示，预充电电路53由n沟道型晶体管53_1至53_3构成。预充电电路53是用来根据信号EQ而预充电至相当于位线BL和位线BLB之间的电位VDD/2的中间电位VPRE的电路。

如图16A所示，预充电电路54由p沟道型晶体管54_1至54_3构成。预充电电路54是用来根据信号EQB而预充电至相当于位线BL和位线BLB之间的电位VDD/2的中间电位VPRE的电路。

如图16A所示，读出放大器55由与布线SAP或布线SAN连接的p沟道型晶体管55_1、55_2及n沟道型晶体管55_3、55_4构成。布线SAP或布线SAN是具有供应VDD或VSS的功能的布线。晶体管55_1至55_4是构成反相器环路的晶体管。

图16B示出说明对应于图16A等所说明的控制电路51的电路方框的图。如图16B所示，有时在附图等中表示控制电路51作为方框。

图17是说明图1的半导体装置10的工作例子的电路图。在图17中，使用图15A至图15D及图16A和图16B所说明的电路方框进行图示。

如图17所示，包括晶体管层41_k的晶体管层40包括多个存储单元42。存储单元与一对局部位线LBL及局部位线LBL_pre连接。与局部位线LBL连接的存储单元42被进行数据写入或读出。局部位线LBL_pre被进行预充电，连接到该局部位线LBL_pre的存储单元继续保持数据。

局部位线LBL通过电路36与全局位线GBL电连接。局部位线LBL_pre通过电路36_pre与全局位线GBLB电连接。

晶体管97被用作切换全局位线GBL和全局位线GBLB之间的导通状态的开关。晶体管97的开启或关闭可以由信号SW0切换。

晶体管98被用作切换全局位线GBL和控制电路51一侧的全局位线SA_GBL之间的导通状态的开关。晶体管98的开启或关闭可以由信号SW1切换。

晶体管99被用作切换全局位线GBLB和控制电路51一侧的全局位线SA_GBLB之间的导通状态的开关。晶体管99的开启或关闭可以由信号SW2切换。

此外，图18示出说明图17所示的电路图的工作的时序图。另外，在图18的时序图中示出数据为H电平(data＝H)及数据为L电平(data＝L)的各情况下的一对全局位线SA_GBL和全局位线SA_GBLB、一对全局位线GBL和全局位线GBLB。

在图18所示的时序图中，时间T11至时间T13相当于数据写入的期间。也就是说，相当于进行图4A所说明的工作的期间。时间T13至时间T16相当于校正期间。也就是说，相当于进行图5A所说明的工作的期间。时间T16至时间T18相当于数据读出的期间。也就是说，相当于图8A所说明的工作的期间。注意，信号CSEL在时间T11至T20为H电平。

在时间T11，信号MUX、信号WE为H电平。信号SW1、SW2为H电平，信号SW0为L电平。然后，通过对布线SAP、SAN供应电源电压(VDD、VSS)，一对全局位线SA_GBL和全局位线SA_GBLB中的一个、一对全局位线GBL和全局位线GBLB中的一个被充电。局部位线LBL的电位上升。将字线WL的电位设定为H电平并将供应到局部位线LBL的电位(图18中的H电平)写入到存储单元42。

在时间T12，将字线WL的电位设定为L电平。存储单元42保持数据。

在时间T13中，将布线SAP、SAN都设定为VDD，反转信号EQ、EQB，将一对全局位线SA_GBL和全局位线SA_GBLB及一对全局位线GBL和全局位线GBLB都设定为H电平。局部位线LBL_pre被预充电至H电平的电位。然后，将信号MUX设定为L电平。此外，也可以将信号WE设定为低电平。

在时间T14，将信号RE、信号WE设定为H电平。局部位线LBL的电位及局部位线LBL_pre的电位因通过晶体管31的放电降低。该放电在晶体管31的栅极和源极之间的电压成为晶体管31的阈值电压时停止。

在时间T15，将信号WE及信号RE都设定为L电平。局部位线LBL及局部位线LBL_pre保持对应于晶体管31的阈值电压的电位。再次使信号EQ、EQB反转，停止预充电。也就是说，一对全局位线SA_GBL和全局位线SA_GBLB、一对全局位线GBL和全局位线GBLB成为电浮动状态。

在时间T16，将字线WL设定为H电平，进行电荷共享。局部位线LBL的电位根据写入存储单元42中的数据而改变。在将H电平的数据写入存储单元42中时，局部位线LBL的电位上升，在将L电平的数据写入存储单元42时，局部位线LBL的电位降低。另一方面，因为在局部位线LBL_pre中不进行利用字线WL的工作的电荷共享，所以电位不改变。

在时间T17，通过将信号RE、信号MUX设定为H电平，根据局部位线LBL及局部位线LBL_pre的电位而使电流流过电路36所包括的晶体管31及电路36_pre所包括的晶体管31。由于局部位线LBL及局部位线LBL_pre的电位不同，所以流过电路36所包括的晶体管31的电流和流过电路36_pre所包括的晶体管31的电流有差异。该电流差与因电荷共享而改变的局部位线LBL的电位，即从存储单元42读出的数据对应。因此，如图18所示，存储单元42的数据可以转换为一对全局位线SA_GBL和全局位线SA_GBLB、一对全局位线GBL和全局位线GBLB的电位的变化量。

在时间T18，将信号RE设定为L电平。然后，对布线SAP、SAN供应电源电压(VDD、VSS)来使读出放大器55工作。由读出放大器55的工作确定一对全局位线SA_GBL和全局位线SA_GBLB的电位及一对全局位线GBL和全局位线GBLB的布线对。

在时间T19，将信号SW0设定为L电平，将信号SW1设定为H电平，根据所读出的数据切换一对全局位线GBL和全局位线GBLB的电位。具体而言，在数据为H电平时，一对全局位线GBL和全局位线GBLB的电位都被切换为H电平。此外，在数据为L电平时，一对全局位线GBL和全局位线GBLB的电位都被切换为L电平。通过在这状态下将字线WL设定为H电平，对应于所读出的数据的逻辑的电压可以再次被写入存储单元42中。

在时间T20，将信号MUX、信号WL、信号WE设定为L电平。在存储单元42中可以刷新对应于所读出的数据的逻辑的数据。

本发明的一个方式的半导体装置10采用层叠有包括存储单元42的晶体管层41_1至41_k的结构。通过采用该结构，可以缩短局部位线LBL并缩小存储单元42的电容器44的电容。另一方面，在存储单元42中还有因晶体管43的栅极和源极或漏极之间的寄生电容而产生电位波动的忧虑。

图19A示出抽出存储单元42所包括的晶体管43和电容器44以及局部位线LBL的电路图。在图19A中，将晶体管43的栅极和源极或漏极之间的寄生电容表示为电容Ctd、Cts。

根据字线WL的电位波动，电浮动状态的局部位线LBL的电位产生对应于容量Ctd、Cts的电容耦合的波动。这样对应于电容耦合的电位波动在缩短局部位线LBL并减小存储单元42的电容器44的电容时特别大。

图19B示出说明该对应于电容耦合的电位波动的波形的示意图。图19B示出对应于图18所示的时序图的期间T16至T17的字线WL的电位变化的局部位线LBL的电位及局部位线LBL_pre的电位波动。图19B示出写入存储单元42的数据为H电平(data＝H)及L电平(data＝L)的各情况下的局部位线LBL的电位波动。

如上所述，由于根据本发明的一个方式可以缩短局部位线LBL并减小存储单元42的电容器44的电容，因此可以减小局部位线LBL的寄生电容及电容器44的电容。由此，局部位线LBL的电位波动比字线WL的电位波动剧烈。具体而言，在时间T16的电荷共享中局部位线LBL的电位波动比字线WL的电位波动急剧(时间T16_2)。在电荷共享中，局部位线LBL和电容器44都处于电浮动状态，随着字线WL的电位上升而局部位线LBL的电位在数据为H电平及L电平时均上升。另一方面，不伴随字线WL的电位改变的局部位线LBL_pre的电位没有波动。

随着字线WL的电位上升而产生的局部位线LBL的电位上升在时间T17导致不良现象，即局部位线LBL和局部位线LBL_pre的电位的大小关系反转，例如，当读出局部位线LBL的L电平的电位时局部位线LBL的电位超过局部位线LBL_pre的电位上升。

因此，字线WL优选采用在时间T17从H电平切换为L电平的结构。换言之，在为使电流流过晶体管31读出数据而使晶体管34成为导通状态的期间，晶体管43优选成为非导通状态。图19C示出说明在时间T17将字线WL的电位从H电平切换为L电平时的局部位线LBL的电位波动的波形的示意图。

在图19C中，经过时间T16至T16_2之后的字线WL的电位变化及局部位线LBL的电位及局部位线LBL_pre的电位波动与图19B同样。在时间T17，将字线WL的电位从H电平切换为L电平。在时间T17，局部位线LBL和电容器44都处于电浮动状态，因此随着字线WL的电位降低，而局部位线LBL的电位在数据为H电平及L电平时均降低。另一方面，不伴随字线WL的电位变化的局部位线LBL_pre的电位没有波动。通过如此在时间T17反转字线WL的电位，可以防止局部位线LBL和局部位线LBL_pre之间的电位的大小关系反转。

通过将图19C的字线WL的工作应用于图18，可以实现图20的时序图的工作。

本发明的一个方式中的包括存储单元及校正电路的晶体管层可以读出数据作为读出用晶体管的阈值电压被校正的信号。通过采用该结构，可以提高从存储单元读出到驱动电路的数据的可靠性。此外，在本发明的一个方式的半导体装置中，通过在一对全局位线之间配置多个开关，可以利用从存储单元读出的数据的逻辑对存储单元再次写入数据。

(实施方式2)

下面说明被用作根据本发明的一个方式的存储装置的半导体装置的一个例子。

图21是示出在包括设置在半导体衬底311的电路的元件层411上层叠地设置存储器单元470(存储器单元470_1至存储器单元470_m：m为2以上的自然数)的半导体装置的例子的图。在图21所示的例子中，层叠有元件层411和元件层411上的多个存储器单元470，在多个存储器单元470中，分别设置晶体管层413(晶体管层413_1至晶体管层413_m)及各晶体管层413上的多个存储器件层415(存储器件层415_1至存储器件层415_n：n为2以上的自然数)。另外，作为各存储器单元470示出晶体管层413上设有存储器件层415的例子，然而本实施方式不局限于此。既可以在多个存储器件层415上设置晶体管层413，又可以在晶体管层413的上方及下方设置存储器件层415。

元件层411可以包括设置在半导体衬底311的晶体管300且被用作半导体装置的电路(有时称为外围电路)。作为电路的例子，可以举出列驱动器、行驱动器、列译码器、行译码器、读出放大器、预充电电路、放大电路、字线驱动电路、输出电路及控制逻辑电路等。

晶体管层413可以包括晶体管200T且被用作控制各存储器单元470的电路。存储器件层415包括存储器件420。本实施方式所示的存储器件420包括晶体管200M及电容元件292。

另外，关于上述m值没有特别的限制，然而为2以上且100以下，优选为2以上且50以下，更优选为2以上且10以下。另外，关于上述n值，没有特别的限制，然而为2以上且100以下，优选为2以上且50以下，更优选为2以上且10以下。另外，关于上述m和n的积为4以上且256以下，优选为4以上且128以下，更优选为4以上且64以下。

另外，图21示出存储器单元所包括的晶体管200T及晶体管200M的沟道长度方向的截面图。

如图21所示那样，在半导体衬底311设置晶体管300，在晶体管300上设置存储器单元470所包括的晶体管层413及存储器件层415，并且在一个存储器单元470中晶体管层413所包括的晶体管200T和存储器件层415所包括的存储器件420通过多个导电体424电连接，晶体管300和各存储器单元470中的晶体管层413所包括的晶体管200T通过导电体426电连接。此外，导电体426优选通过与晶体管200T的源极、漏极及栅极中的任一个电连接的导电体428与晶体管200T电连接。导电体424优选设置在存储器件层415的各层中。另外，导电体426优选设置在晶体管层413及存储器件层415的各层中。

另外，优选在导电体424的侧面及导电体426的侧面设置抑制水或氢等杂质或氧的透过的绝缘体。将在后面说明其详细内容。作为这种绝缘体，优选使用例如氮化硅、氧化铝或氮氧化硅等。

存储器件420包括晶体管200M及电容元件292，晶体管200M具有与晶体管层413所包括的晶体管200T同样的结构。另外，有时将晶体管200T及晶体管200M统称为晶体管200。

在此，优选在晶体管200中将被用作氧化物半导体的金属氧化物(以下有时称为氧化物半导体)用于包含形成沟道的区域(以下有时称为沟道形成区域)的半导体。

例如，作为氧化物半导体优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种)等金属氧化物。另外，作为氧化物半导体优选使用氧化铟、In-Ga氧化物及In-Zn氧化物。注意，通过使用铟比率高的组成的氧化物半导体，可以提高晶体管的通态电流或场效应迁移率等。

由于将氧化物半导体用于沟道形成区域的晶体管200的非导通状态下的泄漏电流极小，所以可以提供低功耗的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管200。

另一方面，在使用氧化物半导体的晶体管中，其电特性因氧化物半导体中的杂质及氧空位(也称为V_O：oxygen vacancy)而变动，因此该晶体管容易具有常开启特性(该特性是指在不对栅电极施加电压的情况下沟道也存在且电流流过晶体管)。

于是，优选使用杂质浓度及缺陷态密度得到减少的氧化物半导体。注意，在本说明书等中，将杂质浓度低且缺陷态密度低的情况称为高纯度本征或实质上高纯度本征。

因此，优选尽可能减少氧化物半导体中的杂质浓度。另外，作为氧化物半导体中的杂质，例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。

特别是，作为包含在氧化物半导体中的杂质的氢有时在氧化物半导体中形成氧空位。此外，氢进入氧空位中的缺陷(下面有时称为V_OH)可能会生成成为载流子的电子。再者，氢的一部分可能会与键合于金属原子的氧起反应而生成成为载流子的电子。

因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。此外，因为氧化物半导体中的氢因受热、电场等作用而容易移动，所以当氧化物半导体包含多量的氢时可能会导致晶体管的可靠性降低。

由此，作为用于晶体管200的氧化物半导体，优选使用氢等杂质及氧空位得到减少的高纯度本征的氧化物半导体。

<密封结构>

于是，为了抑制从外部混入的杂质，优选使用抑制杂质的扩散的材料(下面也称为对杂质具有阻挡性的材料)来密封晶体管200。

注意，在本说明书中，阻挡性是指抑制所对应的物质的扩散的功能(也可以说透过性低)。或者，是指俘获并固定所对应的物质(也称为吸杂)的功能。

例如，作为具有抑制氢及氧的扩散的功能的材料，有氧化铝、氧化铪、氧化镓、铟镓锌氧化物、氮化硅或氮氧化硅等。特别是，氮化硅或氮氧化硅对氢具有高阻挡性，所以优选被用作密封材料。

例如，作为具有俘获并固定氢的功能的材料，有氧化铝、氧化铪、氧化镓、铟镓锌氧化物等金属氧化物。

作为具有阻挡性的层，在晶体管300和晶体管200之间优选设置绝缘体211、绝缘体212及绝缘体214。对绝缘体211、绝缘体212、及绝缘体214中的至少一个使用抑制氢等杂质的扩散或透过的材料，可以抑制包含在半导体衬底311及晶体管300等中的氢或水等杂质扩散到晶体管200中。另外，通过对绝缘体211、绝缘体212及绝缘体214中的至少一个使用抑制氧的透过的材料，可以抑制包含在晶体管200的沟道或晶体管层413中的氧扩散到元件层411中。例如，作为绝缘体211及绝缘体212使用抑制氢或水等杂质的透过的材料，作为绝缘体214优选使用抑制氧的透过的材料。另外，作为绝缘体214优选使用具有吸收并积存氢的特性的材料。例如，作为绝缘体211及绝缘体212可以使用氮化硅及氮氧化硅等的氮化物。例如，作为绝缘体214可以使用氧化铝、氧化铪、氧化镓及铟镓锌氧化物等的金属氧化物。尤其优选的是，作为绝缘体214使用氧化铝。

另外，在晶体管层413及存储器件层415的侧面，就是说在存储器单元470的侧面优选设置绝缘体287，并且在存储器单元470的顶面优选设置绝缘体282。此时，绝缘体282优选与绝缘体287接触，绝缘体287优选与绝缘体211、绝缘体212及绝缘体214中的至少一个接触。作为绝缘体287及绝缘体282优选使用可用于绝缘体214的材料。

另外，优选以覆盖绝缘体282及绝缘体287的方式设置绝缘体283及绝缘体284，绝缘体283优选与绝缘体211、绝缘体212及绝缘体214中的至少一个接触。在图21中，示出绝缘体287与绝缘体214的侧面、绝缘体212的侧面及绝缘体211的顶面及侧面接触，绝缘体283与绝缘体287的顶面及侧面及绝缘体211的顶面接触的例子，然而本实施方式不局限于此。绝缘体287也可以与绝缘体214的侧面及绝缘体212的顶面及侧面接触，绝缘体283也可以与绝缘体287的顶面及侧面及绝缘体212的顶面接触。作为绝缘体282及绝缘体287优选使用可用于绝缘体211及绝缘体212的材料。

在上述结构中，作为绝缘体287及绝缘体282优选使用抑制氧的透过的材料。另外，作为绝缘体287及绝缘体282更优选使用具有俘获并固定氢的特性的材料。通过在与晶体管200邻接的一侧使用具有俘获并固定氢的功能的材料，晶体管200或存储器单元470中的氢被绝缘体214、绝缘体287及绝缘体282俘获并固定，因此可以降低晶体管200中的氢浓度。另外，作为绝缘体283及绝缘体284，优选使用抑制氢或水等杂质的透过的材料。

通过采用上述结构，存储器单元470由绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284围绕。具体而言，存储器单元470由绝缘体214、绝缘体287及绝缘体282(有时记载为第一结构体)围绕，存储器单元470及第一结构体由绝缘体211、绝缘体212、绝缘体283及绝缘体284(有时记载为第二结构体)围绕。另外，如此有时将由两层以上的多个结构体围绕存储器单元470的结构称为嵌套结构。在此，将存储器单元470由多个结构体围绕的情况记载为存储器单元470被多个绝缘体密封的情况。

另外，第二结构体隔着第一结构体密封晶体管200。因此，第二结构体可以抑制存在于第二结构体外部的氢扩散到第二结构体内部(晶体管200一侧)。也就是说，第一结构体可以高效地俘获并固定存在于第二结构体的内部结构中的氢。

作为上述结构，具体而言，第一结构体可以使用氧化铝等金属氧化物，而第二结构体可以使用氮化硅等氮化物。更具体而言，优选在晶体管200和氮化硅膜之间配置氧化铝膜。

再者，通过适当地设定成膜条件，可以降低用于结构体的材料中的氢浓度。

一般来说，采用CVD法形成的膜的覆盖性比采用溅射法形成的膜的覆盖性高。另一方面，用于CVD法的化合物气体在很多情况下包含氢，因此采用CVD法形成的膜的含氢量比采用溅射法形成的膜的含氢量多。

因此，例如，与晶体管200邻接的膜优选使用其氢浓度得到降低的膜(具体而言，采用溅射法形成的膜)。另一方面，在作为抑制杂质的扩散的膜使用其覆盖性高且其膜中的氢浓度较高的膜(具体而言，采用CVD法形成的膜)时，优选在晶体管200和其氢浓度较高且其覆盖性高的膜之间配置具有俘获并固定氢的功能且氢浓度被降低了的膜。

也就是说，作为与晶体管200邻接地配置的膜，优选使用氢浓度较低的膜。另一方面，优选将氢浓度较高的膜与晶体管200分开配置。

作为上述结构，具体而言，在使用采用CVD法形成的氮化硅膜密封晶体管200时，优选在晶体管200和采用CVD法形成的氮化硅膜之间配置采用溅射法形成的氧化铝膜。更优选的是，优选在采用CVD法形成的氮化硅膜和采用溅射法形成的氧化铝膜之间配置采用溅射法形成的氮化硅膜。

另外，在采用CVD法进行成膜的情况下，也可以通过使用不包含氢原子或氢原子含量少的化合物气体进行成膜来降低包含在所形成的膜中的氢的浓度。

另外，优选在各晶体管层413和存储器件层415之间或各存储器件层415之间设置绝缘体282及绝缘体214。另外，优选在绝缘体282和绝缘体214之间设置绝缘体296。作为绝缘体296可以使用与绝缘体283及绝缘体284同样的材料。另外，可以使用氧化硅或氧氮化硅。另外，可以使用公知的绝缘性材料。在此，绝缘体282、绝缘体296及绝缘体214也可以是构成晶体管200的要素。绝缘体282、绝缘体296及绝缘体214兼作晶体管200的构成要素，可以减少半导体装置的制造所需的工序数量，因此是优选的。

另外，优选设置在各晶体管层413和存储器件层415之间或在各存储器件层415之间的绝缘体282、绝缘体296及绝缘体214的各侧面优选与绝缘体287接触。通过采用这种结构，晶体管层413及存储器件层415分别由绝缘体282、绝缘体296、绝缘体214、绝缘体287、绝缘体283及绝缘体284围绕并密封。

另外，也可以在绝缘体284的周围设置绝缘体274。另外，也可以以嵌入设置于绝缘体274、绝缘体284、绝缘体283及绝缘体211的方式形成导电体430。导电体430与晶体管300，即元件层411所包括的电路电连接。

另外，在存储器件层415中，电容元件292设置在与晶体管200M相同的层，因此可以使存储器件420的高度和晶体管200M的高度相同程度因而能够抑制各存储器件层415的高度过大。由此，比较容易地增加存储器件层415的数量。例如，也可以将由晶体管层413及存储器件层415构成的层层叠为100个左右。

<晶体管200>

参照图22A说明可用于晶体管层413所包括的晶体管200T及存储器件420所包括的晶体管200M的晶体管200。

如图22A所示那样，晶体管200包括绝缘体216、导电体205(导电体205a及导电体205b)、绝缘体222、绝缘体224、氧化物230(氧化物230a、氧化物230b及氧化物230c)、导电体242(导电体242a、及导电体242b)、氧化物243(氧化物243a及氧化物243b)、绝缘体272、绝缘体273、绝缘体250、导电体260(导电体260a及导电体260b)。

另外，在绝缘体214上设置绝缘体216及导电体205，并且在绝缘体273上设置绝缘体280及绝缘体282。将绝缘体214、绝缘体280及绝缘体282可以看作构成晶体管200的一部分。

另外，本发明的一个方式的半导体装置包括与晶体管200电连接并被用作插头的导电体240(导电体240a及导电体240b)。另外，也可以以与被用作导电体240的侧面接触的方式设置绝缘体241(绝缘体241a及绝缘体241b)。另外，在绝缘体282及导电体240上设置有与导电体240电连接并被用作布线的导电体246(导电体246a及导电体246b)。

另外，导电体240a及导电体240b优选使用以钨、铜或铝为主要成分的导电材料。另外，导电体240a及导电体240b可以具有叠层结构。

当导电体240采用叠层结构时，优选使用具有抑制水或氢等杂质及氧的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。此外，可以以单层或叠层使用具有抑制水或氢等杂质及氧的透过的功能的导电材料。通过使用该导电材料，可以进一步减少从绝缘体280等扩散的水或氢等杂质经过导电体240a及导电体240b混入氧化物230中。此外，可以防止添加到绝缘体280的氧被导电体240a及导电体240b吸收。

另外，作为以与导电体240的侧面接触的方式设置的绝缘体241，例如可以使用氮化硅、氧化铝或氮氧化硅等。因为绝缘体241以与绝缘体272、绝缘体273、绝缘体280及绝缘体282接触的方式设置，所以可以抑制来自绝缘体280等的水或氢等杂质经过导电体240a及导电体240b混入氧化物230中。特别是，氮化硅因对氢具有高阻挡性而是优选的。此外，可以防止绝缘体280所包含的氧被导电体240a及导电体240b吸收。

导电体246优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛或氮化钛与上述导电材料的叠层结构。另外，该导电体可以以嵌入设置于绝缘体的开口中的方式形成。

在晶体管200中，导电体260被用作晶体管的第一栅极，而导电体205被用作晶体管的第二栅极。此外，导电体242a及导电体242b被用作源电极或漏电极。

氧化物230被用作包括沟道形成区域的半导体。

绝缘体250被用作第一栅极绝缘体。绝缘体222及绝缘体224被用作第二栅极绝缘体。

在此，在图22A所示的晶体管200中，在设置于绝缘体280、绝缘体273、绝缘体272及导电体242等的开口部中隔着氧化物230c及绝缘体250自对准地形成导电体260。

也就是说，导电体260隔着氧化物230c及绝缘体250以嵌入设置于包括绝缘体280等的开口的方式形成，因此，在导电体242a和导电体242b之间的区域不需要进行导电体260的对准。

在此，优选在形成于绝缘体280等的开口内设置氧化物230c。因此，绝缘体250及导电体260包括隔着氧化物230c重叠于氧化物230b和氧化物230a的叠层结构的区域。通过采用该结构，可以连续形成氧化物230c及绝缘体250，从而可以保持氧化物230和绝缘体250的界面的清洁。因此，界面散射给载流子传导带来的影响减少，从而晶体管200可以得到高通态电流及高频率特性。

在图22A所示的晶体管200中，导电体260的底面及侧面与绝缘体250接触。此外，绝缘体250的底面及侧面与氧化物230c接触。

另外，如图22A所示，晶体管200具有绝缘体282和氧化物230c直接接触的结构。通过采用该结构，可以抑制绝缘体280所包含的氧向导电体260扩散。

因此，可以将绝缘体280所包含的氧通过氧化物230c高效地供应到氧化物230a及氧化物230b，从而可以减少氧化物230a及氧化物230b中的氧空位来提高晶体管200的电特性及可靠性。

下面，说明根据本发明的一个方式的包括晶体管200的半导体装置的详细结构。

优选在晶体管200中将被用作氧化物半导体的金属氧化物(下面，有时称为氧化物半导体)用于包括沟道形成区域的氧化物230(氧化物230a、氧化物230b及氧化物230c)。

例如，被用作氧化物半导体的金属氧化物的能隙为2eV以上，优选为2.5eV以上。通过使用能隙较宽的金属氧化物，可以使晶体管200的非导通状态下的泄漏电流(关态电流)为极小。通过采用这种晶体管，可以提供低功耗的半导体装置。

具体而言，作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。特别是，作为元素M可以使用铝、镓、钇或锡。此外，作为氧化物230也可以使用In-M氧化物、In-Zn氧化物或M-Zn氧化物。

如图22A所示，氧化物230优选包括绝缘体224上的氧化物230a、氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分与氧化物230b的顶面接触的氧化物230c。在此，优选以其侧面与氧化物243a、氧化物243b、导电体242a、导电体242b、绝缘体272、绝缘体273及绝缘体280接触的方式设置氧化物230c。

也就是说，氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。当在氧化物230b下设置有氧化物230a时，可以抑制杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230b上设置有氧化物230c时，可以抑制杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。

注意，在晶体管200中，在沟道形成区域及其附近层叠有氧化物230a、氧化物230b及氧化物230c的三层，但是本发明不局限于此。例如，可以设置氧化物230b的单层、氧化物230b与氧化物230a的两层结构、氧化物230b与氧化物230c的两层结构或者四层以上的叠层结构。例如，也可以使氧化物230c具有两层结构来形成四层的叠层结构。

另外，氧化物230优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物230a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。

具体而言，作为氧化物230a使用In：Ga：Zn＝1：3：4[原子个数比]或其附近的组成、或者1：1：0.5[原子个数比]或其附近的组成的金属氧化物，即可。

另外，作为氧化物230b，使用In：Ga：Zn＝4：2：3[原子个数比]或其附近的组成、或者1：1：1[原子个数比]或其附近的组成的金属氧化物，即可。另外，作为氧化物230b也可以使用In：Ga：Zn＝5：1：3[原子个数比]或其附近的组成、或者In：Ga：Zn＝10：1：3[原子个数比]或其附近的组成的金属氧化物。另外，作为氧化物230b也可以使用In-Zn氧化物(例如，In：Zn＝2：1[原子个数比]或其附近的组成、In：Zn＝5：1[原子个数比]或其附近的组成、或者In：Zn＝10：1[原子个数比]或其附近的组成)。另外，作为氧化物230b也可以使用In氧化物。

另外，作为氧化物230c，使用In：Ga：Zn＝1：3：4[原子个数比或其附近的组成]、Ga：Zn＝2：1[原子个数比]或其附近的组成、或者Ga：Zn＝2：5[原子个数比]或其附近的组成的金属氧化物，即可。另外，作为氧化物230c使用可用于氧化物230b的材料，并且以单层或叠层设置。例如，作为氧化物230c具有叠层结构时的具体例子，可以举出In：Ga：Zn＝4：2：3[原子个数比]或其附近的组成和In：Ga：Zn＝1：3：4[原子个数比]或其附近的组成的叠层结构、Ga：Zn＝2：1[原子个数比]或其附近的组成和In：Ga：Zn＝4：2：3[原子个数比]或其附近的组成的叠层结构、Ga：Zn＝2：5[原子个数比]或其附近的组成和In：Ga：Zn＝4：2：3[原子个数比]或其附近的组成的叠层结构、以及氧化镓和In：Ga：Zn＝4：2：3[原子个数比]或其附近的组成的叠层结构等。

注意，也可以使实施方式1所示的存储单元42所包括的OS晶体管的结构和晶体管层30所包括的OS晶体管的结构不同。例如，作为设置在存储单元42的OS晶体管所包括的氧化物230c使用In：Ga：Zn＝4：2：3[原子个数比]或其附近的组成的金属氧化物，并且作为设置在晶体管层30的OS晶体管所包括的氧化物230c使用In：Ga：Zn＝5：1：3[原子个数比]或其附近的组成、In：Ga：Zn＝10：1：3[原子个数比]或其附近的组成、In：Zn＝10：1[原子个数比]或其附近的组成、In：Zn＝5：1[原子个数比]或其附近的组成、In：Zn＝2：1[原子个数比]或其附近的组成的金属氧化物，即可。

另外，在氧化物230b及氧化物230c中，通过提高其铟比率，可以提高晶体管的通态电流或场效应迁移率等，所以是优选的。另外，上述的附近的组成包括所希望的原子个数比的±30％的范围。

另外，氧化物230b也可以具有结晶性。例如，优选使用下述CAAC-OS(c-axisaligned crystalline oxide semiconductor)。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物230b抽出氧。此外，即使进行加热处理也可以减少从氧化物230b被抽出的氧，所以晶体管200对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。

导电体205以与氧化物230及导电体260重叠的方式配置。另外，导电体205优选以嵌入绝缘体216中的方式设置。

在导电体205被用作栅电极的情况下，通过独立地改变供应到导电体205的电位而不使其与施加到导电体260的电位联动，可以控制晶体管200的阈值电压(Vth)。尤其是，通过对导电体205施加负电位，可以使晶体管200的Vth更大且可以减小关态电流。因此，与不对导电体205施加负电位时相比，在对导电体205施加负电位的情况下，可以减小对导电体260施加的电位为0V时的漏极电流。

另外，如图22A所示，导电体205优选比氧化物230中的不与导电体242a及导电体242b重叠的区域大。在此，虽然未图示，然而导电体205优选延伸到氧化物230的沟道宽度方向上的氧化物230a及氧化物230b外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。通过将导电体205设置得大，可以在形成导电体205后的制造工序的使用等离子体的处理中，有时可以缓和局部带电(也称为电荷积聚(charge up))。但是，本发明的一个方式不局限于此。只要导电体205至少与位于导电体242a和导电体242b之间的氧化物230重叠即可。

此外，以绝缘体224的底面为标准，氧化物230a及氧化物230b和导电体260不重叠的区域中的导电体260的底面优选位于比氧化物230b的底面低的位置。

虽然未图示，然而在沟道宽度方向上通过使被用作栅极的导电体260具有隔着氧化物230c及绝缘体250覆盖沟道形成区域的氧化物230b的侧面及顶面的结构，容易使从导电体260产生的电场作用于形成在氧化物230b中的沟道形成区域整体。因此，可以增大晶体管200的通态电流来提高频率特性。在本说明书中，将由导电体260及导电体205的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel)结构。

导电体205a优选是抑制水或氢等杂质及氧的透过的导电体。例如，可以使用钛、氮化钛、钽或氮化钽。此外，导电体205b优选使用以钨、铜或铝为主要成分的导电材料。另外，虽然示出具有两层结构的导电体205，但是导电体205也可以采用三层以上的多层结构。

在此，通过作为氧化物半导体、位于氧化物半导体的下层的绝缘体或导电体、及位于氧化物半导体的上层的绝缘体或导电体，以不暴露于大气的方式连续地形成不同种类的膜，可以形成杂质(尤其是氢、水)浓度得到降低的实质上高纯度本征的氧化物半导体膜，所以是优选的。

绝缘体222、绝缘体272及绝缘体273中的至少一个优选被用作抑制水或氢等杂质从衬底一侧或上方混入晶体管200中的阻挡绝缘膜。因此，作为绝缘体222、绝缘体272及绝缘体273中的至少一个优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N₂O、NO、NO₂等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。

例如，作为绝缘体273优选使用氮化硅或氮氧化硅等，而作为绝缘体222及绝缘体272优选使用氧化铝或氧化铪等。

由此，可以抑制水或氢等杂质隔着绝缘体222向晶体管200一侧扩散。或者，可以抑制绝缘体224等所包含的氧隔着绝缘体222向衬底一侧扩散。

此外，还可以抑制水或氢等杂质从隔着绝缘体272及绝缘体273配置的绝缘体280等向晶体管200一侧扩散。如此，优选采用由具有抑制水或氢等杂质及氧的扩散的功能的绝缘体272及绝缘体273围绕晶体管200的结构。

在此，与氧化物230接触的绝缘体224优选通过加热使氧脱离。在本说明书中，有时将通过加热脱离的氧称为过剩氧。例如，作为绝缘体224可以适当地使用氧化硅或氧氮化硅等。通过以与氧化物230接触的方式设置包含氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。

具体而言，作为绝缘体224，优选使用通过加热使部分氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在热脱附谱分析(TDS(Thermal Desorption Spectroscopy)分析)中氧分子的脱离量为1.0×10¹⁸molecules/cm³以上，优选为1.0×10¹⁹molecules/cm³以上，进一步优选为2.0×10¹⁹molecules/cm³以上，或者3.0×10²⁰molecules/cm³以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。

绝缘体222优选被用作抑制水或氢等杂质从衬底一侧混入晶体管200中的阻挡绝缘膜。例如，绝缘体222的氢透过性优选比绝缘体224低。通过由绝缘体222及绝缘体283围绕绝缘体224及氧化物230等，可以抑制水或氢等杂质从外部进入晶体管200中。

再者，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体222的氧透过性优选比绝缘体224低。通过使绝缘体222具有抑制氧或杂质的扩散的功能，可以减少氧化物230所具有的氧扩散到绝缘体222的下侧，所以是优选的。此外，可以抑制导电体205与绝缘体224及氧化物230所具有的氧起反应。

绝缘体222优选使用包含作为绝缘材料的铝和铪中的一个或两个的氧化物的绝缘体。作为包含铝和铪中的一个或两个的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放或氢等杂质从晶体管200的周围部进入氧化物230的层。

或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。或者，也可以对上述绝缘体进行氮化处理。或者，还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。

此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO₃)或(Ba，Sr)TiO₃(BST)等所谓的high-k材料的绝缘体。例如，在绝缘体222为叠层的情况下，使用依次形成氧化锆、氧化铝和氧化锆的三层的叠层或依次形成氧化锆、氧化铝、氧化锆和氧化铝的四层的叠层等，即可。另外，作为绝缘体222可以使用包含铪及锆的化合物等。在进行半导体装置的微型化及高集成化时，因为用于栅极绝缘体及电容元件的电介质的薄膜化，有时产生晶体管或电容元件的泄漏电流等的问题。通过作为被用作用于栅极绝缘体及电容元件的电介质的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位且确保电容元件的电容。

另外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。

此外，也可以在氧化物230b和被用作源电极或漏电极的导电体242(导电体242a及导电体242b)之间配置氧化物243(氧化物243a及氧化物243b)。由于导电体242不与氧化物230b接触，可以抑制导电体242吸收氧化物230b的氧。也就是说，通过防止导电体242的氧化，可以抑制导电体242的导电率下降。因此，氧化物243优选具有抑制导电体242的氧化的功能。

当在被用作源电极或漏电极的导电体242和氧化物230b之间配置具有抑制氧透过的功能的氧化物243时，导电体242和氧化物230b之间的电阻下降，所以是优选的。通过采用这种结构，可以提高晶体管200的电特性及晶体管200的可靠性。

作为氧化物243，也可以使用具有选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、或镁等中的一种或多种的元素M的金属氧化物。特别是，作为元素M优选使用铝、镓、钇或锡。氧化物243中的元素M的浓度优选比氧化物230b高。另外，作为氧化物243，还可以使用氧化镓。此外，作为氧化物243，还可以使用In-M-Zn氧化物等金属氧化物。具体而言，用于氧化物243的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。此外，氧化物243的厚度优选为0.5nm以上且5nm以下，优选为1nm以上且3nm以下。另外，氧化物243优选具有结晶性。当氧化物243具有结晶性时，能够更好地抑制氧化物230释放氧。例如，当氧化物243具有六方晶等结晶结构时，有时可以抑制氧化物230释放氧。

另外，不必须设置氧化物243。在此情况下，因导电体242(导电体242a及导电体242b)和氧化物230接触而氧化物230中的氧扩散到导电体242中，由此导电体242有时被氧化。导电体242的导电率因氧化而下降的可能性变高。注意，也可以将氧化物230中的氧向导电体242扩散的情况称为导电体242吸收氧化物230中的氧。

此外，当氧化物230中的氧扩散到导电体242(导电体242a及导电体242b)时，导电体242a和氧化物230b之间及导电体242b和氧化物230b之间可能会形成另一个层。因为该另一个层包含比导电体242多的氧，所以推测该另一个层具有绝缘性。此时，可以认为导电体242、该另一个层和氧化物230b的三层结构是由金属-绝缘体-半导体构成的三层结构，有时也将其称为MIS(Metal-Insulator-Semiconductor)结构或以MIS结构为主的二极管结构。

注意，上述另一个层不局限于形成在导电体242和氧化物230b之间，例如，另一个层会形成在导电体242和氧化物230c之间或者导电体242和氧化物230b之间及导电体242和氧化物230c之间。

在氧化物243上设置被用作源电极及漏电极的导电体242(导电体242a及导电体242b)。导电体242的厚度例如可以为1nm以上且50nm以下，优选为2nm以上且25nm以下。

作为导电体242，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。

与导电体242顶面接触地设置有绝缘体272，并且绝缘体272优选被用作阻挡层。通过采用该结构，可以抑制导电体242吸收绝缘体280所包含的过剩氧。此外，通过抑制导电体242的氧化，可以抑制晶体管200和布线之间的接触电阻的增加。由此，可以对晶体管200赋予良好的电特性及可靠性。

因此，绝缘体272优选具有抑制氧的扩散的功能。例如，绝缘体272优选具有与绝缘体280相比进一步抑制氧的扩散的功能。作为绝缘体272，例如优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。此外，作为绝缘体272，例如，可以使用包含氮化铝的绝缘体。

如图22A所示，绝缘体272与导电体242b的顶面的一部分及导电体242b的侧面接触。虽然未图示，但是绝缘体272与导电体242a的顶面的一部分及导电体242a的侧面接触。另外，在绝缘体272上配置有绝缘体273。通过采用该结构，例如可以抑制添加到绝缘体280的氧被导电体242吸收。

绝缘体250被用作栅极绝缘体。绝缘体250优选与氧化物230c的顶面接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。

与绝缘体224同样地，绝缘体250优选使用通过加热释放氧的绝缘体形成。通过作为绝缘体250以与氧化物230c的顶面接触的方式设置通过加热释放氧的绝缘体，可以高效地对氧化物230b的沟道形成区域供应氧。与绝缘体224同样，优选降低绝缘体250中的水或氢等杂质的浓度。绝缘体250的厚度优选为1nm以上且20nm以下。

另外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制氧从绝缘体250扩散到导电体260。通过设置抑制氧的扩散的金属氧化物，可以抑制氧从绝缘体250扩散到导电体260。换言之，可以抑制供应到氧化物230的氧量的减少。另外，可以抑制因绝缘体250中的氧导致导电体260被氧化。

另外，该金属氧化物有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为该金属氧化物优选使用作为相对介电常数高的high-k材料的金属氧化物。通过使栅极绝缘体具有绝缘体250与该金属氧化物的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。

具体而言，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。特别是，优选使用作为包含铝及铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。

或者，该金属氧化物有时被用作栅极的一部分。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。

尤其是，作为被用作栅极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外部的绝缘体等混入的氢。

虽然在图22A中，导电体260具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。

作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N₂O、NO、NO₂等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。

此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。

此外，作为导电体260b优选使用以钨、铜或铝为主要成分的导电材料。另外，由于导电体260还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。另外，导电体260b可以具有叠层结构，例如可以具有钛或氮化钛与上述导电材料的叠层。

《金属氧化物》

作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于根据本发明的氧化物230的金属氧化物。

金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含镓、钇、锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。

在此，估计为金属氧化物是具有铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)的情况。特别是，作为元素M可以使用铝、镓、钇或锡。

注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。

<晶体管300>

使用图22B说明晶体管300。晶体管300设置在半导体衬底311上，并包括：用作栅极的导电体316、用作栅极绝缘体的绝缘体315、由半导体衬底311的一部分构成的半导体区域313；以及用作源区或漏区的低电阻区域314a及低电阻区域314b。晶体管300可以是p沟道型或n沟道型。

在此，在图22B所示的晶体管300中，形成沟道的半导体区域313(半导体衬底311的一部分)具有凸形状。此外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。此外，导电体316可以使用调整功函数的材料。因为利用半导体衬底311的凸部，所以这种晶体管300也被称为FIN型晶体管。此外，也可以以与凸部的上表面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底311的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。

注意，图22B所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。

<存储器件420>

接着，说明图21所示的存储器件420。另外，关于存储器件420所包括的晶体管200M，省略与晶体管200重复的说明。

在存储器件420中，晶体管200M的导电体242a被用作电容元件292的电极中的一个，绝缘体272及绝缘体273被用作电介质。以隔着绝缘体272及绝缘体273与导电体242a重叠的方式设置导电体290，并且导电体290被用作电容元件292的电极中的另一个。导电体290也可以被用作邻接的存储器件420所包括的电容元件292的电极中的另一个。另外，导电体290也可以与邻接的存储器件420所包括的导电体290电连接。

导电体290以隔着绝缘体272及绝缘体273配置在导电体242a的顶面及导电体242a的侧面。此时，与利用导电体242a和导电体290重叠的面积而得到的电容相比，电容元件292可以得到更大的电容，所以是优选的。

导电体424与导电体242b电连接，并且隔着导电体205与位于下方的层的导电体424电连接。

作为电容元件292的电介质可以使用氮化硅、氮氧化硅、氧化铝及氧化铪等。另外，可以使用这些材料的叠层。在电容元件292的电介质具有叠层结构的情况下，可以使用氧化铝和氮化硅的叠层、氧化铪和氧化硅的叠层。在此，叠层的上下没有限定。例如，可以在氧化铝上层叠氮化硅，也可以在氮化硅上层叠氧化铝。

另外，作为电容元件292的电介质，可以使用具有比上述材料更高的介电常数的氧化锆。作为电容元件292的电介质，既可以使用单层的氧化锆，又可以使用氧化锆作为叠层的一部分。例如，可以使用氧化锆和氧化铝的叠层。另外，作为电容元件292的电介质可以使用三层的叠层，作为第一层及第三层使用氧化锆，作为第一层及第三层之间的第二层使用氧化铝。

通过作为电容元件292的电介质使用具有高介电常数的氧化锆，可以减少在存储器件420中电容元件292占有的面积。因此，可以减少存储器件420所需要的面积，因而能够提高位成本(bit cost)，这是优选的。

另外，作为导电体290可以使用可用于导电体205、导电体242、导电体260及导电体424等的材料。

在本实施方式中示出隔着导电体424对称地配置晶体管200M及电容元件292的例子。如此，通过配置一对晶体管200M及电容元件292，可以减少与晶体管200M电连接的导电体424的数量。因此，可以减少存储器件420所需要的面积，因而能够提高位成本，这是优选的。

在绝缘体241设置在导电体424的侧面的情况下，导电体424与导电体242b的顶面的至少一部分连接。

通过使用导电体424及导电体205，可以使存储器单元470中的晶体管200T与存储器件420电连接。

<存储器件420的变形例子1>

接着，参照图23B作为存储器件420的变形例子说明存储器件420A。存储器件420A包括晶体管200M及与晶体管200M电连接的电容元件292A。电容元件292A设置在晶体管200M的下方。

在存储器件420A中，导电体242a配置在形成于氧化物243a、氧化物230b、氧化物230a、绝缘体224及绝缘体222的开口中并且在该开口底部与导电体205电连接。导电体205与电容元件292A电连接。

电容元件292A包括被用作电极中的一个的导电体294、被用作电介质的绝缘体295及被用作电极中的另一个的导电体297。导电体297隔着绝缘体295与导电体294重叠。另外，导电体297与导电体205电连接。

在设置在绝缘体296上的绝缘体298中形成的开口的底部及侧面配置导电体294，以覆盖绝缘体298及导电体294的方式设置绝缘体295。另外，导电体297以嵌入设置于绝缘体295所具有的凹部的方式形成。

另外，以嵌入设置于绝缘体296的方式形成导电体299，并且导电体299与导电体294电连接。导电体299也可以与邻接的存储器件420A的导电体294电连接。

导电体297以隔着绝缘体295配置在导电体294的顶面及导电体294的侧面。此时，与利用导电体294和导电体297重叠的面积而得到的电容相比，电容元件292A可以得到更大的电容，所以是优选的。

作为被用作电容元件292A的电介质的绝缘体295，可以使用氮化硅、氮氧化硅、氧化铝及氧化铪等。另外，可以使用这些材料的叠层。在绝缘体295具有叠层结构的情况下，可以使用氧化铝和氮化硅的叠层、氧化铪和氧化硅的叠层。在此，叠层的上下没有限定。例如，可以在氧化铝上层叠氮化硅，也可以在氮化硅上层叠氧化铝。

另外，作为绝缘体295，可以使用具有比上述材料更高的介电常数的氧化锆。作为绝缘体295，既可以使用单层的氧化锆，又可以使用氧化锆作为叠层的一部分。例如，可以使用氧化锆和氧化铝的叠层。另外，作为绝缘体295可以使用三层的叠层，作为第一层及第三层使用氧化锆，作为第一层及第三层之间的第二层使用氧化铝。

通过作为绝缘体295使用具有高介电常数的氧化锆，可以减少在存储器件420A中电容元件292A占有的面积。因此，可以减少存储器件420A所需要的面积，因而能够提高位成本，这是优选的。

另外，作为导电体297、导电体294及导电体299可以使用可用于导电体205、导电体242、导电体260及导电体424等的材料。

另外，作为绝缘体298可以使用可用于绝缘体214、绝缘体216、绝缘体224及绝缘体280等的材料。

<存储器件420的变形例子2>

接着，参照图23C作为存储器件420的变形例子说明存储器件420B。存储器件420B包括晶体管200M及与晶体管200M电连接的电容元件292B。电容元件292B设置在晶体管200M的上方。

电容元件292B包括被用作电极中的一个的导电体276、被用作电介质的绝缘体277及被用作电极中的另一个的导电体278。导电体278隔着绝缘体277与导电体276重叠。

在绝缘体282上设置绝缘体275，在形成于绝缘体275、绝缘体282、绝缘体280、绝缘体273及绝缘体272的开口的底部及侧面设置导电体276。绝缘体277以覆盖绝缘体282及导电体276的方式设置。另外，以在绝缘体277所具有的凹部中与导电体276重叠的方式设置导电体278，其至少一部分隔着绝缘体277设置在绝缘体275上。导电体278也可以被用作邻接的存储器件420B所包括的电容元件292B的电极中的另一个。另外，导电体278也可以与邻接的存储器件420B所包括的导电体278电连接。

导电体278以隔着绝缘体277配置在导电体276的顶面及导电体276的侧面。此时，与利用导电体276和导电体278重叠的面积而得到的电容相比，电容元件292B可以得到更大的电容，所以是优选的。

另外，也可以以嵌入设置于导电体278所具有的凹部的方式形成绝缘体279。

被用作电容元件292B的电介质的绝缘体277，可以使用氮化硅、氮氧化硅、氧化铝及氧化铪等。另外，可以使用这些材料的叠层。在绝缘体277具有叠层结构的情况下，可以使用氧化铝和氮化硅的叠层、氧化铪和氧化硅的叠层。在此，叠层的上下没有限定。例如，可以在氧化铝上层叠氮化硅，也可以在氮化硅上层叠氧化铝。

另外，作为绝缘体277，可以使用具有比上述材料更高的介电常数的氧化锆。作为绝缘体277，既可以使用单层的氧化锆，又可以使用氧化锆作为叠层的一部分。例如，可以使用氧化锆和氧化铝的叠层。另外，作为绝缘体277可以使用三层的叠层，作为第一层及第三层使用氧化锆，作为第一层及第三层之间的第二层使用氧化铝。

通过作为绝缘体277使用具有高介电常数的氧化锆，可以减少在存储器件420B中电容元件292B占有的面积。因此，可以减少存储器件420B所需要的面积，因而能够提高位成本。

另外，作为导电体276及导电体278，可以使用可用于导电体205、导电体242、导电体260及导电体424等的材料。

另外，作为绝缘体275及绝缘体279可以使用可用于绝缘体214、绝缘体216、绝缘体224及绝缘体280等的材料。

<存储器件420和晶体管200T的连接>

在图21中的以点划线围绕的区域422中，虽然存储器件420经过导电体424及导电体205与晶体管200T的栅极电连接，然而本实施方式不局限于此。

图24示出存储器件420经过导电体424、导电体205、导电体246b及导电体240b与被用作晶体管200T的源极及漏极中的一个的导电体242b电连接的例子。

如此，根据晶体管层413所包括的电路的功能，可以决定存储器件420和晶体管200T的连接方法。

图25示出存储器单元470包括具有晶体管200T的晶体管层413及四层的存储器件层415(存储器件层415_1至存储器件层415_4)的例子。

存储器件层415_1至存储器件层415_4各包括多个存储器件420。

存储器件420经过导电体424及导电体205与不同的存储器件层415所包括的存储器件420及晶体管层413所具有的晶体管200T电连接。

存储器单元470由绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284密封。在绝缘体284的周围设置绝缘体274。另外，绝缘体274、绝缘体284、绝缘体283及绝缘体211设有导电体430并与元件层411电连接。

另外，在密封结构的内部设有绝缘体280。绝缘体280具有由于加热释放氧的功能。另外，绝缘体280具有过剩氧区域。

另外，绝缘体211、绝缘体283及绝缘体284优选为对氢具有高阻挡性的材料。另外，绝缘体214、绝缘体282及绝缘体287优选为俘获氢或固定氢的材料。

例如，作为上述对氢具有高阻挡性的材料举出氮化硅或氮氧化硅等。另外，作为上述俘获氢或固定氢的材料可以举出氧化铝、氧化铪、以及包含铝及铪的氧化物(铝酸铪)等。

注意，在本说明书中，阻挡性是指抑制所对应的物质的扩散的功能(也可以说透过性低)。或者，是指俘获并固定所对应的物质(也称为吸杂)的功能。

另外，对用于绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284的材料的结晶结构没有特别的限制，然而采用具有非晶性或结晶性的结构，即可。例如，作为俘获氢或固定氢的材料，优选使用非晶氧化铝膜。与结晶性高的氧化铝相比，有时非晶氧化铝所俘获及固定的氢量大。

在此，可以估计为对绝缘体280的氧化物半导体中的氢的扩散，绝缘体280中的过剩氧具有如下模型。

存在于氧化物半导体中的氢经过接触于氧化物半导体的绝缘体280扩散到其他结构体。绝缘体280中的过剩氧与氧化物半导体中的氢起反应而成为OH键合，该氢扩散到绝缘体280中。当具有OH键合的氢原子到达俘获氢或固定氢的材料(典型为绝缘体282)时，氢原子与键合于绝缘体282中的原子(例如，金属原子等)的氧原子起反应并在绝缘体282中俘获或固定。另一方面，具有OH键合的过剩氧的氧原子被估计为作为过剩氧残留在绝缘体280中。换言之，在该氢的扩散时绝缘体280中的过剩氧有架桥的作用的可能性高。

为了满足上述模型，重要的要素之一是半导体装置的制造工序。

作为一个例子，在氧化物半导体形成包含过剩氧的绝缘体280之后形成绝缘体282。然后，优选进行加热处理。具体而言，在包含氧的气氛、包含氮的气氛或氧和氮的混合气氛下以350℃以上，优选为400℃以上的温度进行该加热处理。加热处理的时间为1个小时以上，优选为4个小时以上，更优选为8个小时以上。

通过上述加热处理，氧化物半导体中的氢可以经过绝缘体280、绝缘体282及绝缘体287扩散到外部。换言之，可以减少存在于氧化物半导体及该氧化物半导体附近的氢的绝对量。

在上述加热处理之后形成绝缘体283及绝缘体284。因为绝缘体283及绝缘体284是具有对氢的高阻挡性的材料，所以可以抑制扩散到外部的氢或存在于外部的氢侵入内部，具体而言，氧化物半导体或绝缘体280一侧。

注意，虽然关于上述加热处理示出在形成绝缘体282之后进行的例子，然而不局限于此。例如，可以在形成晶体管层413之后或者在形成存储器件层415_1至存储器件层415_3之后分别进行上述加热处理。此外，在通过上述加热处理将氢扩散到外部时，将氢扩散到晶体管层413的上方或横方向。与此同样，在形成存储器件层415_1至存储器件层415_3之后进行加热处理的情况下，氢扩散到上方或横方向。

另外，上述制造工序产生通过将绝缘体211和绝缘体283贴合在一起来形成的上述密封结构。

如上所述那样，通过采用上述结构及上述制造工序，可以提供使用减少了氢浓度的氧化物半导体的半导体装置。因此，可以提供一种可靠性良好的半导体装置。另外，根据本发明的一个方式可以提供一种具有良好的电特性的半导体装置。

图26A至图26C示出导电体424的配置与图25不同的例子的图。图26A示出从顶面看存储器件420时的布局图，图26B示出在图26A中以点划线A1-A2表示的部分的截面图，图26C示出在图26A中以点划线B1-B2表示的部分的截面图。另外，在图26A中，为了明确起见，省略表示导电体205。在设置导电体205的情况下，导电体205包括与导电体260及导电体424重叠的区域。

如图26A所示那样，设有导电体424的开口，即导电体424，除了重叠于氧化物230a及氧化物230b的区域之外，还设置在氧化物230a及氧化物230b的外侧。在图26A中示出导电体424突出到氧化物230a及氧化物230b的B2一侧的方式设置的例子，然而本实施方式不局限于此。导电体424既可以以突出到氧化物230a及氧化物230b的B1一侧的方式设置，又可以以突出到B1一侧及B2一侧的双方的方式设置。

图26B及图26C示出在存储器件层415_p-1上层叠存储器件层415_p的例子(p为2以上且n以下的自然数)。存储器件层415_p-1所包括的存储器件420经过导电体424及导电体205与存储器件层415_p所包括的存储器件420电连接。

图26B示出在存储器件层415_p-1中导电体424与存储器件层415_p-1中的导电体242及存储器件层415_p中的导电体205连接的例子。在此，导电体424在导电体242、氧化物243、氧化物230b及氧化物230a的B2一侧的外侧与存储器件层415_p-1的导电体205连接。

在图26C中，导电体424沿着导电体242、氧化物243、氧化物230b及氧化物230a的B2一侧的侧面形成，并且经过在绝缘体280、绝缘体273、绝缘体272、绝缘体224及绝缘体222形成的开口与导电体205电连接。在此，在图26B中，由虚线示出导电体424沿着导电体242、氧化物243、氧化物230b及氧化物230a的B2一侧的侧面形成的例子。另外，有时在导电体242、氧化物243、氧化物230b、氧化物230a、绝缘体224及绝缘体222的B2一侧的侧面和导电体424之间形成绝缘体241。

通过在不与导电体242等重叠的区域也设置导电体424，存储器件420可以与设置在不同的存储器件层415的存储器件420电连接。另外，存储器件420也可以与设置在晶体管层413的晶体管200T电连接。

此外，在导电体424被用作位线时，通过在不与导电体242等重叠的区域也设置导电体424，可以扩大在B1-B2方向上相邻的存储器件420的位线的距离。如图26A所示那样，导电体242上的导电体424之间的距离为d1，然而比氧化物230a下方的层，即位于绝缘体224及绝缘体222形成的开口中的导电体424之间的距离为d2，因此d2比d1大。与在B1-B2方向上相邻的导电体424之间的距离为d1的情况相比，通过将一部分的距离设定为d2可以减少导电体424的寄生电容。通过减少导电体424的寄生电容，可以减少电容元件292所需的电容，所以是优选的。

在存储器件420中设置被用作两个存储单元的共同位线的导电体424。通过适当地调整被用作电介质的介电常数或位线间的寄生电容，可以缩小各存储单元的单元尺寸。在此，关于以沟道长度为30nm(也称为30nm节点)时的存储单元的单元尺寸的估计、位密度的估计及位成本的估计进行说明。另外，在下面说明的图27A至图27D中，为了明确起见，省略表示导电体205。在设置导电体205的情况下，导电体205包括与导电体260及导电体424重叠的区域。

在图27A中示出作为电容元件的电介质，依次层叠10nm厚的氧化铪及其上1nm的氧化硅，在存储器件420所包括的各存储单元的导电体242、氧化物243、氧化物230a和氧化物230b之间形成狭缝，并且以与导电体242及该狭缝重叠的方式设置被用作位线的导电体424的例子。将通过这种方法而得到的存储单元432称为单元A。

单元A中的单元尺寸为45.25F²。

在图27B中示出作为电容元件的电介质，依次层叠第一氧化锆、其上的氧化铝、以及其上的第二氧化锆，在存储器件420所包括的各存储单元的导电体242、氧化物243、氧化物230a和氧化物230b之间形成狭缝，并且以与导电体242及该狭缝重叠的方式设置被用作位线的导电体424的例子。将通过这种方法而得到的存储单元433称为单元B。

因为单元B的作为电容元件的电介质的介电常数比单元A高，所以可以缩小电容元件的面积。因此，在单元B中，与单元A相比，可以减小单元尺寸。单元B中的单元尺寸为25.53F²。

单元A及单元B对应于图21、图23A至图23C及图24所示的存储器件420、存储器件420A或存储器件420B所包括的存储单元。

在图27C中示出作为电容元件的电介质，依次层叠第一氧化锆、其上的氧化铝及其上的第二氧化锆，各存储单元共同具有存储器件420所包括的导电体242、氧化物243、氧化物230a及氧化物230b，并且以与导电体242重叠的一部分及导电体242的外侧的一部分重叠的方式设置被用作位线的导电体424的例子。将通过这种方法而得到的存储单元434称为单元C。

与导电体242的上方相比，在比氧化物230a下方的层中单元C中的导电体424之间的距离更大。因此，可以减少导电体424的寄生电容，并且可以缩小电容元件的面积。另外，在导电体242、氧化物243、氧化物230a及氧化物230b不形成狭缝。由此，与单元A及单元B相比，单元C可以缩小单元尺寸。单元C中的单元尺寸为17.20F²。

在图27D中示出不在单元C中设置导电体205及绝缘体216的例子。将这种存储单元435称为单元D。

通过不在单元D中设置导电体205及绝缘体216，可以减薄存储器件420的厚度。因此，可以减薄包括存储器件420的存储器件层415，可以降低层叠多个存储器件层415的存储器单元470的高度。在将导电体424及导电体205看作位线时，可以在存储器单元470中缩短位线。因为可以缩短位线，减少位线的寄生负载，从而进一步地减少导电体424的寄生电容，而可以缩小电容元件的面积。另外，在导电体242、氧化物243、氧化物230a及氧化物230b不形成狭缝。由此，与单元A、单元B及单元C相比，单元D可以缩小单元尺寸。单元D中的单元尺寸为15.12F²。

单元C及单元D对应于图26A至图26C所示的存储器件420所包括的存储单元。

在此，估计单元A至单元D、以及单元D中进行多值化的单元E的位密度及位成本C_b。另外，对所得到的估计与现在市售的DRAM中的位密度及位成本的估计值进行比较。

利用算式1估计本发明的一个方式的半导体装置中的位成本C_b。

[算式1]

在此，n表示存储器件层的叠层个数、P_c作为共同部分主要表示元件层411的图案化次数、P_s表示存储器件层415及晶体管层413的每一个的图案化次数、D_d表示DRAM的位密度、D_3d表示一个存储器件层415的位密度、P_d表示DRAM的图案化次数。注意，P_d包括由于缩减而发生的增加量。

表1示出市售的DRAM的位密度的估计值及本发明的一个方式的半导体装置的位密度的估计值。另外，市售的DRAM的工艺节点为18nm及1Xnm的两种。另外，以如下条件对本发明的一个方式的半导体装置的位密度进行估计：工艺节点为30nm，单元A至单元E中的存储器件层的叠层个数为5层、10层及20层。

[表1]

表2示出根据市售的DRAM的位成本估计本发明的一个方式的半导体装置的相对位成本的结果。注意，在位成本的比较中使用工艺节点为1Xnm的DRAM。另外，以如下条件对本发明的一个方式的半导体装置进行估计：工艺节点为30nm，单元A至单元D中的存储器件层的叠层个数为5层、10层及20层。

[表2]

此外，表3作为与表1不同的位密度的估计值示出市售的DRAM的位密度的估计值及本发明的一个方式的半导体装置的位密度的估计值。另外，市售的DRAM的工艺节点为1Xnm。以如下条件对本发明的一个方式的半导体装置进行估计：工艺节点为30nm，单元C中的存储器件层415及晶体管层413的叠层个数为5层、10层及叠层个数为10层且进行4bit/cell的多值化。此外，表3示出根据市售的DRAM的位成本估计本发明的一个方式的半导体装置的相对位成本的结果。与位密度同样地，以如下条件下对本发明的一个方式的半导体装置进行估计：工艺节点为30nm，单元C中的存储器件层415及晶体管层413的叠层个数为5层、10层及叠层个数为10层且进行4bit/cell的多值化。

[表3]

虽然DRAM的微型化达到极限，本发明的一个方式的半导体装置的DRAM通过进行原理上不能进行的多值化，不达到微型化的极限地实现超过DRAM的高位密度、低成本、极低功耗化。此外，由于本发明的一个方式的半导体装置的数据刷新频率大约为DRAM的1/60000(DRAM：1次/64ms，本发明的一个方式的半导体装置：1次/1h)，因此可以提供即使存储容量大幅度地增加也能够实现低功耗化的存储器。

本实施方式所示的结构可以与其他实施方式等所记载的结构适当地组合而实施。

(实施方式3)

在本实施方式中，对作为可用于在上述实施方式中说明的OS晶体管的金属氧化物的CAC-OS(Cloud-Aligned Composite Oxide Semiconductor)及CAAC-OS(c-axis AlignedCrystal Oxide Semiconductor)构成进行说明。

<金属氧化物的构成>

CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。

此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。

此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。

此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即，大通态电流及高场效应迁移率。

就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。

<金属氧化物的结构>

氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。

此外，在着眼于结晶结构时，有时氧化物半导体属于与上述分类不同的分类。在此，参照图28A说明氧化物半导体中的结晶结构的分类。图28A是说明氧化物半导体，典型的是IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。

如图28A所示，IGZO大致分类为Amorphous、Crystalline及Crystal。Amorphous包括completely amorphous。Crystalline包括CAAC(c-axis aligned crystalline)、nc(nanocrystalline)及CAC(Cloud-Aligned Composite)。Crystal包括single crystal及poly crystal。

图28A所示的粗框中的结构是属于New crystalline phase的结构。该结构位于Amorphous和Crystal的境界区域。也就是说，Crystalline可以被认为与能量上不稳定的Amorphous完全不同。

可以采用X射线衍射(XRD：X-Ray Diffraction)图案评价膜或衬底的结晶结构。在此，图28B、图28C示出石英玻璃及具有分类为Crystalline的结晶结构的IGZO(也称为Crystalline IGZO)的XRD谱。图28B是石英玻璃的XRD谱，图28C是结晶IGZO的XRD谱。图28C所示的结晶IGZO的组成为In：Ga：Zn＝4：2：3[原子个数比]。图28C所示的结晶IGZO的厚度为500nm。

如图28B的箭头所示，石英玻璃的XRD谱的峰大致对称。另一方面，如图28C的箭头所示，结晶IGZO的XRD谱的峰非对称。非对称的XRD谱的峰明确地表示结晶的存在。换言之，除非XRD谱的峰左右对称，否则不能说是Amorphous。

CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结，并且其结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。

虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因a-b面方向上的氧原子排列的低密度或因金属元素的取代而使原子间的键合距离产生变化等而能够包容畸变。确认到明确的晶界(grain boundary)的结晶结构被称为所谓多结晶(polycrystal)。晶界主要为再结合，载流子被俘获而晶体管的通态电流下降或电场效应迁移率下降的可能性提高。因此，观察不到明确的晶界的CAAC-OS是在晶体管的半导体层具有适当的结晶结构的结晶性氧化物之一种。为了构成CAAC-OS，优选采用包含Zn的结构。例如，In-Zn氧化物及In-Ga-Zn氧化物与In氧化物相比抑制晶界的发生，所以是优选的。

CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。

CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。

在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。

a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。

氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。

<具有氧化物半导体的晶体管>

接着，说明将上述氧化物半导体用于晶体管的情况。

通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。

另外，优选将载流子浓度低的氧化物半导体用于晶体管。在要降低氧化物半导体膜的载流子浓度的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。

此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。

此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的氧化物半导体中形成有沟道形成区域的晶体管的电特性有时不稳定。

因此，为了使晶体管的电特性稳定，减少氧化物半导体中的杂质浓度是有效的。为了减少氧化物半导体中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。

<杂质>

在此，说明氧化物半导体中的各杂质的影响。

在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×10¹⁸atoms/cm³以下，优选为2×10¹⁷atoms/cm³以下。

另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选减少氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×10¹⁸atoms/cm³以下，优选为2×10¹⁶atoms/cm³以下。

当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而n型化。其结果是，在将包含氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少该氧化物半导体中的氮，例如，利用SIMS测得的氧化物半导体中的氮浓度低于5×10¹⁹atoms/cm³，优选为5×10¹⁸atoms/cm³以下，更优选为1×10¹⁸atoms/cm³以下，进一步优选为5×10¹⁷atoms/cm³以下。

包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×10²⁰atoms/cm³，优选低于1×10¹⁹atoms/cm³，更优选低于5×10¹⁸atoms/cm³，进一步优选低于1×10¹⁸atoms/cm³。

通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。

本实施方式可以与本说明书所示的其他实施方式适当地组合。

(实施方式4)

在本实施方式中，说明实施方式1所记载的半导体装置10中的设置于硅衬底50的控制逻辑电路61、行驱动电路62、列驱动电路63及输出电路64的详细内容。

图29是表示被用作存储器装置的半导体装置的结构例子的方框图。半导体装置10E包括外围电路80及存储单元阵列70。外围电路80包括控制逻辑电路61、行驱动电路62、列驱动电路63及输出电路64。

存储单元阵列70包括多个存储单元42。行驱动电路62包括行译码器71及字线驱动电路72。列驱动电路63包括列译码器81、预充电电路82、放大电路83及写入电路84。预充电电路82具有对全局位线GBL及局部位线LBL等进行预充电的功能。放大电路83具有将从全局位线GBL及局部位线LBL读出的数据信号放大的功能。被放大的数据信号通过输出电路64作为数字的数据信号RDATA输出到半导体装置10E的外部。

对半导体装置10E从外部供应作为电源电压的低电源电压(VSS)、外围电路80用高电源电压(VDD)及存储单元阵列70用高电源电压(VIL)。

对半导体装置10E从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。将地址信号ADDR输入到行译码器71及列译码器81，将WDATA输入到写入电路84。

控制逻辑电路61对来自外部的输入信号(CE、WE、RE)进行处理来生成行译码器71及列译码器81的控制信号。CE是芯片使能信号，WE是写入使能信号，并且RE是读出使能信号。控制逻辑电路61所处理的信号不局限于此，也可以根据需要输入其他的控制信号。例如，也可以输入用来判断不良位的控制信号来决定从特定的存储单元的地址读出的数据信号作为不良位。

上述各电路或各信号可以根据需要适当地使用。

一般而言，作为计算机等中的半导体装置，根据其用途可以使用各种存储装置(存储器)。图30示出各种存储装置的阶层。越是上层的存储装置越被要求更快的访问速度，越是下层的存储装置越被要求更大的存储电容和更高的记录密度。在图30中，从最上层依次示出CPU等运算处理装置中作为寄存器一起安装的存储器、SRAM(Static Random AccessMemory)、DRAM(Dynamic Random Access Memory)以及3D NAND存储器。

因为CPU等运算处理装置中作为寄存器一起安装的存储器用于运算结果的暂时存储等，所以来自运算处理装置访问的频率高。因此，被要求比存储电容器快的工作速度。此外，寄存器具有保持运算处理装置的设定信息等的功能。

SRAM例如用于高速缓存。高速缓存具有将保持在主存储器中的信息的一部分复制并保持的功能。通过将使用频率高的数据复制在高速缓存中，可以提高对数据访问的速度。

DRAM例如用于主存储器。主存储器具有保持从存储(storage)读出的程序或数据的功能。DRAM的记录密度大约为0.1至0.3Gbit/mm²。

3D NAND存储器例如用于存储。存储具有保持需要长期保存的数据和运算处理装置所使用的各种程序等的功能。因此，与更快的工作速度相比，存储被要求更大的存储电容和更高的记录密度。用于存储的存储装置的记录密度大约为0.6至6.0Gbit/mm²。

被用作本发明的一个方式的存储装置的工作速度快且能够长期间保持数据。本发明的一个方式的存储装置可以被用作位于包括高速缓存的阶层和主存储器的阶层的双方的边界区域901的存储装置。此外，本发明的一个方式的存储装置可以被用作位于包括主存储器的阶层和存储的阶层的双方的边界区域902的存储装置。

(实施方式5)

本实施方式示出安装有上述实施方式所示的半导体装置等的电子构件及电子设备的例子。

<电子构件>

首先，参照图31A和图31B对组装有半导体装置10等的电子构件的例子进行说明。

图31A示出电子构件700及安装有电子构件700的基板(安装基板704)的立体图。图31A所示的电子构件700在模子711中包括在硅衬底50上层叠元件层20的半导体装置10。在图31A中，为了示出电子构件700的内部，在附图中省略其一部分。电子构件700在模子711的外侧包括连接盘(land)712。连接盘712与电极焊盘713电连接，电极焊盘713通过线714与半导体装置10电连接。电子构件700例如安装于印刷电路板702。通过组合多个这样电子构件并使其分别在印刷电路板702上电连接，由此完成安装基板704。

图31B示出电子构件730的立体图。电子构件730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片封装)的一个例子。在电子构件730中，封装基板732(印刷电路板)上设置有插板(interposer)731，插板731上设置有半导体装置735及多个半导体装置10。

在电子构件730中示出将半导体装置10用作高宽带存储器(HBM：High BandwidthMemory)的例子。另外，半导体装置735可以使用CPU、GPU、FPGA等集成电路(半导体装置)。

封装基板732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板731可以使用硅插板、树脂插板等。

插板731包括多个布线并具有电连接端子间距不同的多个集成电路的功能。多个布线由单层或多层构成。另外，插板731具有将设置于插板731上的集成电路与设置于封装基板732上的电极电连接的功能。因此，有时也将插板称为“重布线基板(rewiringsubstrate)”或“中间基板”。另外，有时通过在插板731中设置贯通电极，通过该贯通电极使集成电路与封装基板732电连接。另外，在使用硅插板的情况下，也可以使用TSV(ThroughSilicon Via：硅通孔)作为贯通电极。

作为插板731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。另一方面，硅插板的布线形成可以在半导体工序中进行，因此很容易形成在使用树脂插板时很难形成的微细布线。

在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。

另外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。另外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于其中多个集成电路并排配置于插板上的2.5D封装(2.5D安装)。

另外，也可以与电子构件730重叠地设置散热器(散热板)。在设置散热器的情况下，优选使设置于插板731上的集成电路的高度一致。例如，在本实施方式所示的电子构件730中，优选使半导体装置10与半导体装置735的高度一致。

为了将电子构件730安装在其他的基板上，可以在封装基板732的底部设置电极733。图31B示出用焊球形成电极733的例子。通过在封装基板732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。另外，电极733也可以使用导电针形成。通过在封装基板732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。

电子构件730可以通过各种安装方式安装在其他基板上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。

<电子设备>

接着，参照图32对安装有上述电子构件的电子设备的例子进行说明。

机器人7100包括照度传感器、麦克风、照相机、扬声器、显示器、各种传感器(红外线传感器、超声波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等)及移动机构等。电子构件730包括处理器等并具有控制这些外围设备的功能。例如，电子构件700具有储存传感器测得的数据的功能。

麦克风具有检测使用者的声音及周围的声音等音频信号的功能。另外，扬声器具有发出声音及警告音等音频信号的功能。机器人7100可以分析通过麦克风输入的音频信号，从扬声器发出所需要的音频信号。机器人7100可以通过使用麦克风及扬声器与使用者交流。

照相机具有拍摄机器人7100的周围的图像的功能。另外，机器人7100具有使用移动机构移动的功能。机器人7100可以通过使用照相机拍摄周围的图像而分析该图像，判断移动时的障碍物的有无等。

飞行物7120包括螺旋桨、照相机及电池等，并具有自主飞行功能。电子构件730具有控制这些外围设备的功能。

例如，用照相机拍摄的图像数据储存至电子构件700。电子构件730可以通过分析图像数据，判断移动时的障碍物的有无等。另外，利用电子构件730可以通过电池的蓄电容量的变化推测电池的剩余电量。

扫地机器人7140包括配置在顶面的显示器、配置在侧面的多个照相机、刷子、操作按钮及各种传感器等。虽然未图示，但是扫地机器人7300安装有轮胎、吸入口等。扫地机器人7300可以自动行走，检测垃圾，可以从底面的吸入口吸引垃圾。

例如，电子构件730可以通过分析照相机所拍摄的图像，判断墙壁、家具或台阶等障碍物的有无。另外，在通过图像分析检测出布线等可能会缠绕在刷子上的物体的情况下，可以停止刷子的旋转。

汽车7160包括引擎、轮胎、制动器、转向装置、照相机等。例如，电子构件730根据导航信息、速度、引擎的状态、排档的选择状态、制动器的使用频度等数据，进行使汽车7160的行驶状态最优化的控制。例如，照相机拍摄的图像数据储存至电子构件700。

电子构件700及/或电子构件730可以安装在电视接收(TV)装置7200、智能手机7210、PC(个人计算机)7220、7230、游戏机7240、游戏机7260等中。

例如，设置在TV装置7200内的电子构件730可以用作图像引擎。例如，电子构件730可以进行噪声去除、分辨率的上变频(up-conversion)等图像处理。

智能手机7210是便携式信息终端的一个例子。智能手机7210包括麦克风、照相机、扬声器、各种传感器及显示部。电子构件730控制这些外围设备。

PC7220、PC7230分别是笔记本型PC、桌上型PC的例子。键盘7232及显示器装置7233可以以无线或有线连接到PC7230。游戏机7240是便携式游戏机的例子。游戏机7260是固定式游戏机的例子。游戏机7260以无线或有线与控制器7262连接。可以对控制器7262安装电子构件700及/或电子构件730。

本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。

(关于本说明书等的记载的注释)

下面，对上述实施方式及实施方式中的各结构的说明附加注释。

各实施方式所示的结构可以与其他实施方式等所示的结构适当地组合而构成本发明的一个方式。另外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。

另外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)及/或另一个或多个其他实施方式中说明的内容(或其一部分)。

注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。

另外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)及/或另一个或多个其他实施方式中示出的附图(或其一部分)组合，可以构成更多图。

在本说明书等中，根据功能对构成要素进行分类并在方框图中以彼此独立的方框表示。然而，在实际的电路等中难以根据功能对构成要素进行分类，有时一个电路涉及到多个功能或者多个电路涉及到一个功能。因此，方框图中的方框的分割不局限于说明书中说明的构成要素，而可以根据情况适当地不同。

为了便于说明，在附图中，任意示出尺寸、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。附图是为了明确起见而示意性地示出的，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。

此外，附图等所示的构成要素的位置关系是相对性的。因此，在参照附图说明构成要素的情况下，为了方便起见，有时使用表示位置关系的“上”、“下”等词句。构成要素的位置关系不局限于本说明书所记载的内容，根据情况可以适当地改换词句。

在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。这是因为晶体管的源极和漏极根据晶体管的结构或工作条件等改变的缘故。注意，根据情况可以将晶体管的源极和漏极适当地换称为源极(漏极)端子或源极(漏极)电极等。

另外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。

另外，在本说明书等中，可以适当地对电压和电位进行调换。电压是指与基准电位的电位差，例如在基准电位为地电压(接地电压)时，也可以将电压称为电位。接地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。

在本说明书等中，节点也可以根据电路结构或装置结构等称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等也可以称为节点。

在本说明书等中，A与B连接是指A与B电连接。在此，A与B电连接是指在A和B之间存在对象物(开关、晶体管元件或二极管等的元件、或者包含该元件及布线的电路等)时可以传送A及B的电信号的连接。注意，A与B电连接的情况包括A与B直接连接的情况。在此，A与B直接连接是指A和B能够不经过上述对象物而在其间通过布线(或者电极)等传送电信号的连接。换言之，直接连接是指在使用等效电路表示时可以看作相同的电路图的连接。

在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。

在本说明书等中，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅极重叠的区域或者形成沟道的区域中的源极和漏极之间的距离。

在本说明书等中，例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域、或者形成沟道的区域中的源极和漏极相对的部分的长度。

在本说明书等中，根据情况或状态，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”调换为“绝缘层”。

[符号说明]

：BL2：布线、SL2：布线、SW0：信号、SW1：信号、SW2：信号、T11：时间、T12：时间、T13：时间、T14：时间、T15：时间、T16：时间、T17：时间、T18：时间、T19：时间、10：半导体装置、10A：半导体装置、10B：半导体装置、10C：半导体装置、10E：半导体装置、20：元件层、20_M：元件层、20_1：元件层、30：晶体管层、30A：晶体管层、30B：晶体管层、31：晶体管、32：晶体管、33：晶体管、34：晶体管、35：校正电路、36：电路、36_pre：电路、40：晶体管层、41_k：晶体管层、41_1：晶体管层、41_2：晶体管层、42：存储单元、43：晶体管、44：电容器、49：晶体管层、49_k：晶体管层、49_1：晶体管层、50：硅衬底、51：控制电路、52：开关电路、52_1：晶体管、52_2：晶体管、53：预充电电路、53_1：晶体管、53_3：晶体管、54：预充电电路、54_1：晶体管、54_3：晶体管、55：读出放大器、55_1：晶体管、55_2：晶体管、55_3：晶体管、55_4：晶体管、61：控制逻辑电路、62：行驱动电路、63：列驱动电路、64：输出电路、70：存储单元阵列、71：行译码器、72：字线驱动电路、80：外围电路、81：列译码器、82：预充电电路、83：放大电路、84：电路、90：晶体管层、91：存储单元、92：晶体管、93：晶体管、94：电容器、97：晶体管、98：晶体管、99：晶体管、100：存储装置、110：期间、111：工作、112：工作、113：工作、114：工作、115：工作、120：期间、120_1：期间、120_2：期间、121：工作、121A：工作、122：工作、123：工作、123A：工作、124：工作、125：工作、125A：工作、130：期间、131：工作、132：工作、133：工作、134：工作、135：工作、140：期间、141：工作、142：工作、144：电容器、200：晶体管、200M：晶体管、200T：晶体管、205：导电体、205a：导电体、205b：导电体、211：绝缘体、212：绝缘体、214：绝缘体、216：绝缘体、222：绝缘体、224：绝缘体、230：氧化物、230a：氧化物、230b：氧化物、230c：氧化物、240：导电体、240a：导电体、240b：导电体、241：绝缘体、241a：绝缘体、241b：绝缘体、242：导电体、242a：导电体、242b：导电体、243：氧化物、243a：氧化物、243b：氧化物、246：导电体、246a：导电体、246b：导电体、250：绝缘体、260：导电体、260a：导电体、260b：导电体、272：绝缘体、273：绝缘体、274：绝缘体、275：绝缘体、276：导电体、277：绝缘体、278：导电体、279：绝缘体、280：绝缘体、282：绝缘体、283：绝缘体、284：绝缘体、287：绝缘体、290：导电体、292：容量元件、292A：容量元件、292B：容量元件、294：导电体、295：绝缘体、296：绝缘体、297：导电体、298：绝缘体、299：导电体、300：晶体管、311：半导体衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、411：元件层、413：晶体管层、413_m：晶体管层、413_1：晶体管层、415：存储器件层、415_n：存储器件层、415_p：存储器件层、415_p-1：存储器件层、415_1：存储器件层、415_3：存储器件层、415_4：存储器件层、420：存储器件、420A：存储器件、420B：存储器件、422：区域、424：导电体、426：导电体、428：导电体、430：导电体、432：存储单元、433：存储单元、434：存储单元、435：存储单元、470：存储器单元、470_m：存储器单元、470_1：存储器单元、700：电子构件、702：印刷电路板、704：电路板、711：模子、712：连接盘、713：电极焊盘、714：线、730：电子构件、731：插板、732：封装基板、733：电极、735：半导体装置、820：外围电路、901：边界区域、902：边界区域、7100：机器人、7120：飞行物、7140：扫地机器人、7160：汽车、7200：TV装置、7210：智能手机、7220：PC、7230：PC、7232：键盘、7233：显示器装置、7240：游戏机、7260：游戏机、7262：控制器、7300：扫地机器人