一种半导体晶体管及其制备方法
阅读说明：本技术 一种半导体晶体管及其制备方法 (Semiconductor transistor and preparation method thereof ) 是由 张志勇 梁世博 徐琳 林艳霞 于 2020-05-12 设计创作，主要内容包括：本发明提供一种晶体管及其制备方法,该晶体管在衬底上具有一半导体沟道层,在沟道层上具有一高k栅介质层,并在其上形成一栅极结构,该栅极结构包括两侧墙及位于其中的栅介质层,高k栅介质层的宽度大于栅极结构的宽度,在栅极结构两侧的半导体上和超出栅极结构的高k栅介质部分分别形成源极和漏极。本发明的晶体管实现优化半导体晶体管,尤其是窄带隙半导体晶体管能带分布的器件结构,通过调控源漏端的能带,从而能够抑制关态电流和静态能耗,并且能够与产业化半导体工艺相兼容,能够实现大规模集成化制备。(The invention provides a transistor and a preparation method thereof, wherein the transistor is provided with a semiconductor channel layer on a substrate, a high-k gate dielectric layer is arranged on the channel layer, a gate structure is formed on the channel layer, the gate structure comprises two side walls and a gate dielectric layer positioned in the two side walls, the width of the high-k gate dielectric layer is larger than that of the gate structure, and a source electrode and a drain electrode are respectively formed on a semiconductor at two sides of the gate structure and the part of the high-k gate dielectric layer exceeding the gate structure. The transistor realizes the optimization of a semiconductor transistor, particularly a device structure with energy band distribution of a narrow-bandgap semiconductor transistor, can inhibit off-state current and static energy consumption by regulating and controlling the energy band of a source end and a drain end, is compatible with an industrialized semiconductor process, and can realize large-scale integrated preparation.)
技术领域
本发明属于涉及一种半导体器件及其制作方法，尤其涉及一种具有非硅新型半导体材料沟道层的晶体管及其制备方法。
背景技术
随着半导体集成电路技术向下持续微缩到3nm以下技术节点，硅基集成电路有可能会达到硅材料以及物理量子力学的极限。电子业界的继续发展，迫切需要寻找新的更有潜力和优势的材料来延伸硅材料，突破摩尔定律的极限。碳纳米管(CNTs)具有较高的载流子迁移率和较长的平均自由程、纳米尺度的管径，可以用来构建速度更快、功耗更低、尺寸更小的纳米场效应晶体管，因此碳纳米管(CNTs)电子被认为是有可能延伸硅基CMOS器件和继续支撑摩尔定律的未来信息技术之一。
对于低维材料像碳纳米管、石墨烯、黑磷或二维材料其禁带宽度普遍比硅小，其中碳纳米管典型带隙约为0.8eV，对应硅带隙约为1.12eV，由于带隙较窄，关态下漏端带间隧穿势垒宽度被大幅度压缩，产生了较大的隧穿电流，影响静态能耗(如图1所示)。对应晶体管的关态隧穿效应比硅基晶体管显著,而且目前对于这种无掺杂MOS的结构，均存在漏端电场过于集中和过强导致沟道偏漏端附近存在的肖特基势垒过薄，导致肖特基隧穿严重。而且在晶体管的制备过程无离子注入和掺杂，因此无法实现硅基晶体管的轻掺杂源漏(LDD)来精细调控漏端掺杂浓度在空间上的分布，从而降低短沟道效应、结漏电流和寄生电流等负面效应。此外，上述窄带隙纳米材料具有较好的界面性质，表面态少，与金属接触不存在费米钉扎效应，也很难以通过调整接触金属功函数来调节能带结构。
针对该问题已有解决的方案是反馈栅结构，通过给沟道偏漏端附近连接一个反馈栅，反馈栅与漏端金属电极电学相连接，从而使得在漏端钳位一个不随漏偏电压改变的矩形势垒，从而极大抑制了肖特基隧穿，抑制了关态泄露电流，提高了开关比。目前已有的半自对准反馈栅工艺仍然存在许多不足，上述工艺仍然局限在实验室工艺，与当前集成电路产业工艺不兼容，无法进行大规模制备，无法在尺寸小于90nm的技术节点上进行实现，存在尺寸缩减(scaling-down)方面的困难。
因此，当前需要设计一种能够优化半导体晶体管能带分布的器件结构，能够抑制关态电流和静态能耗，并且能够与产业化半导体工艺相兼容，能够实现大规模集成化制备。
发明内容
本发明针对以上现有技术中存在问题，提出一种半导体晶体管及其制备方法，本发明的技术方案具体如下：
一种半导体晶体管，其包括一衬底，在所述衬底上具有一半导体沟道层，在所述半导体沟道层上具有第一宽度W1的高k栅介质层，其上具有一第二宽度W2的栅结构，所述栅结构包括两侧墙及位于其中的栅极，其特征在于：
所述第一宽度W1大于第二宽度W2，在所述栅结构两侧的半导体沟道层上和高k栅介质层的展宽部分上分别覆盖有源极和漏极。
所述半导体沟道层为窄带隙半导体材料，选自碳纳米管、石墨烯、二维材料如二硫化钼、二硫化钨、黑磷。
优选地，在所述源极和漏极上具有钨塞以进行金属互联。
优选地，所述衬底选自氧化硅、石英、玻璃、氧化铝等硬质绝缘材料以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料。
所述源极和漏极可选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等金属或者上述金属的不同类的叠层组合。
所述高k栅介质层可选自氧化铪、氧化锆、氧化铝、氧化钇、氧化镧、氧化钛，或上述氧化物的不同类叠层结构或三元化合物结构。
本发明另一方面提供了一种采用前栅工艺的半导体晶体管的制备方法，具体包括以下步骤：
S1:提供一衬底，在其上形成一半导体沟道层，并进一步在其上沉积高k栅介质层；
S2:在高k栅介质层形成栅极，并在所获得的结构上沉积低k介质层，所述低k介质层覆盖所述高k栅介质层及该栅电极侧壁和顶部；
S3:采用第一刻蚀气体对所述低k介质层进行回刻形成侧墙，并以所述侧墙的图案为掩膜进一步对其下面一层的高k栅介质层进行刻蚀去除，形成具有第一宽度W1的栅结构(如图7所示)；
S4:采用第二刻蚀气体对所述低k侧墙进行进一步回刻，同时保持其下层的高k栅介质层不被刻蚀，形成具有第二宽度W2的栅结构(如图8所示)；
S5:在步骤S4获得的结构上沉积源漏金属层，形成最终晶体管结构。
进一步在所述源漏金属层形成钨塞和层间介质层。
进一步地，首先沉积源漏金属层，然后对其进行图形化，然后沉积层间介质层，并形成与源漏金属层对应的通孔，在通孔中形成钨塞。
进一步地，首先形成一层间介质层，然后形成通孔，随后在通孔中同时沉积源漏金属层和钨塞。
所述第一刻蚀气体中可采用氯基、溴基或氟基刻蚀气体，所述第二刻蚀气体可采用氟基一类刻蚀气体。
所述半导体沟道层为窄带隙半导体材料，选自碳纳米管、石墨烯、二维材料如二硫化钼、二硫化钨、黑磷。
所述所述低k介质层选自氧化硅(SiO2)、氟氧化硅(SiOF)、含碳氧化硅(SiOCH)、氢倍半硅氧(HSSQ)、甲基倍半硅氧(MSSQ)、有机聚合物、无机聚合物或TEOS及其叠层结构，高k栅介质层选自氧化铪、氧化锆、氧化铝、氧化钇、氧化镧、氧化钛，或上述氧化物的不同类叠层结构或三元化合物结构。
优选地，所述源极和漏极选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等金属或者上述金属的不同类的叠层组合。
本发明的另一方面提供了一种采用后栅工艺的半导体晶体管的制备方法，具体包括以下步骤：
S1:提供一衬底，在其上形成一半导体沟道层，并进一步在其上沉积第一高k栅介质层；
S2:在所述第一高k栅介质层形成假栅并在所获得的结构上沉积低k介质层，所述低k介质层覆盖所述第一高k栅介质层及该假栅电极侧壁和顶部；
S3:采用第一刻蚀气体对所述低k介质层进行回刻形成侧墙，并以所述侧墙为图案为掩膜进一步对第一高k栅介质层进行刻蚀去除，形成具有第一宽度W1的假栅结构；
S4:采用第二刻蚀气体对所述侧墙进行进一步回刻，同时保持第一高k栅介质层不被刻蚀，形成具有第二宽度W2的假栅结构；
S5:在步骤S4获得的结构上沉积源漏金属层，并在所述源漏金属层形成钨塞和层间介质层；
S6:采用掩膜工艺定义出假栅电极图案，并对假栅去除，然后在在其中形成金属栅极。
优选地，上述半导体沟道层为窄带隙半导体材料，选自碳纳米管、石墨烯、二维材料如二硫化钼、二硫化钨、黑磷。
优选地，在步骤S6中同时对假栅下方的第一高k栅介质层刻蚀，在形成的通孔中的底部和侧壁沉积第二高k栅介质层，然后在其中形成栅电极。
上述第一高k栅介质层和第二高k栅介质层可选自氧化铪、氧化锆、氧化铝、氧化钇、氧化镧、氧化钛，或上述氧化物的不同类叠层结构或三元化合物结构，其中第一高k栅介质层和第二高k栅介质层相同或不同。
所述源极和漏极可选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等金属或者上述金属的不同类的叠层组合。
本发明通过调节晶体管栅电极和源漏电极间低k侧墙的厚度，延展晶体管栅电极和半导体沟道间高k栅介质的宽度，从而增加部分被漏端电极调控的沟道区域，进一步增加漏端带间势垒的宽度，从而能够解决关态隧穿电流带来的静态功耗问题。
附图说明
通过以下参照附图对本发明的技术方案进行描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1为现有技术中碳纳米管晶体管结构示意图；
图2为本发明晶体管结构示意图；
图3为采用前栅工艺制备晶体管的流程图；
图4为在衬底上形成沟道层和高k栅介质层示意图；
图5为形成栅极示意图；
图6为形成低k介质层示意图；
图7为采用第一刻蚀气体进行回刻形成具有第一宽度W1的栅结构示意图；
图8为采用第二刻蚀气体进行回刻形成第二宽度W2的栅结构示意图；
图9为形成源漏极结构示意图；
图10为采用后栅工艺制备晶体管的流程图；
图11为在衬底上形成沟道层、第一高k栅介质层、假栅和低k介质层示意图；
图12为采用第一刻蚀气体进行回刻形成具有第一宽度W1的假栅结构示意图；
图13为采用第二刻蚀气体进行回刻形成第二宽度W2的假栅结构示意图；
图14为形成源漏极、层间介质层和钨塞并进行CMP示意图；
图15为去除假栅和第一高k栅介质层示意图；
图16为沉积第二高k栅介质层和栅极示意图；
具体实施方式
下面将参照附图详细说明本发明的实施方式。在各附图中，相同的元件采用相同的附图标记来表示，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
本发明的半导体晶体管如图2所示，其包括一衬底100，衬底100选自氧化硅、石英、玻璃、氧化铝等硬质绝缘材料以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料，在本实施例中衬底10为石英衬底。在衬底100上具有一半导体沟道层101，其中半导体沟道层101为窄带隙半导体材料，选自碳纳米管、石墨烯、二维材料如二硫化钼、黑磷，在本实施例中为碳纳米管沟道层。在半导体沟道层101上第一宽度W1的高k栅介质层102，其材料可以选自选自氧化铪、氧化锆、氧化铝、氧化钇、氧化镧、氧化钛，或上述氧化物的不同类叠层结构或三元化合物结构。在高k栅介质层102上具有一第二宽度W2的栅结构，第一宽度W1等于或大于第二宽度W2，使得高k栅介质层在宽度方向上超出栅结构层，在栅结构两层形成延展部。该栅结构包括两侧墙105及位于其中的栅极103，侧墙105为低k材料，可选自氧化硅(SiO2)、氟氧化硅(SiOF)、含碳氧化硅(SiOCH)、氢倍半硅氧(HSSQ)、甲基倍半硅氧(MSSQ)、有机聚合物、无机聚合物或TEOS及其叠层结构等，在本实施例中低k材料采用氧化硅，栅极103采用多晶硅。
进一步地，在上述栅结构两侧的沟道层上和高k栅介质层的展宽部分上分别覆盖有源极106和漏极107，其中源极106和漏极107可选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等金属或者上述金属的不同类的叠层组合。在晶体管之间形成层间介质层109，并在源极106和漏极107上进一步具有钨塞108以与金属互连层进行导通。
上述半导体晶体管结构通过调节晶体管栅电极和源漏电极间低k侧墙的厚度，延展晶体管栅电极和半导体沟道间高k栅介质的宽度，增加部分被漏端电极调控的沟道区域，进一步增加漏端带间势垒的宽度，从而能够解决关态隧穿电流带来的静态功耗问题。
下面根据图3-9对采用一种前栅工艺制备上述半导体晶体管的方法进行描述。
图3是采用前栅工艺制备上述晶体管的流程图，首先根据步骤S1，提供一石英衬底100，在其上形成碳纳米管沟道层101，并进一步在其上沉积小于5纳米或更优化厚度的栅介质氧化层102，如图4所示。在另外的实施例中，衬底101可选自氧化硅、玻璃、氧化铝等硬质绝缘材料，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料，沟道层101也可选自其他窄带隙沟道材料，包括石墨烯、二维材料如二硫化钼、黑磷等。
进一步根据步骤S2,在氧化层102上形成多晶硅栅极103，多晶硅栅极103可通过常规的光刻掩膜和沉积工艺进行制备，如图5所示。然后在所获得的结构上通过PECVD工艺沉积一氧化硅层104，氧化硅层104覆盖上述氧化层102及该多晶硅栅极103侧壁和顶部，如图6所示。在另外的实施例中，栅极103也可选自非晶硅或金属。
进一步根据步骤S3，采用第一刻蚀气体对氧化硅层104进行回刻形成侧墙105，然后以侧墙105图案为掩膜进一步对栅介质层102进行刻蚀去除，形成具有第一宽度W1的栅结构，如图7所示。第一刻蚀气体中采用氯基、溴基或氟基刻蚀气体。进一步根据步骤S4，改变刻蚀条件，采用包含氟基的第二刻蚀气体对上述侧墙105进行进一步回刻，保持对栅介质层102的选择性，使其不被刻蚀，形成具有第二宽度W2的栅结构，如图8所示。由于第一宽度W1大于第二宽度W2,使得栅介质层102在宽度方向上超出栅结构。在另一实施例中，可以不采用步骤S4中的进一步回刻，一步形成第一宽度W1的栅结构，第二宽度W2与第一宽度W1相等，通过侧墙105进行对器件进行能带优化。
进一步根据步骤S5，在步骤S4获得的结构上沉积源极金属层106、漏极金属层107，然后在各晶体管之间沉积氮化硅层间介质层109对各晶体管进行隔离，随后通过常规的掩膜和刻蚀工艺形成与源漏极对应的互连通孔，然后在互连通孔中沉积钨塞108，以与上层的金属互连层进行电连接。在另一个实施例中，可在步骤S4后先沉积层间介质层109，随后形成通孔，在上述通孔中先后沉积源极金属层106、漏极金属层107和钨塞，从而与上层的金属互连层进行电连接。
在另一个实施例中，可采用后栅工艺制备本发明中的半导体晶体管，其流程图如图10所示，下面结合图11-图16进行详细描述。
首先根据步骤S1，提供一石英衬底200，在其上形成碳纳米管沟道层201，并进一步在其上沉积小于5纳米或更薄的优化厚度的第一高k栅介质层202，然后进一步根据步骤S2,在第一高k栅介质层202上形成多晶硅假栅203，多晶硅假栅203可通过常规的光刻掩膜和沉积工艺进行制备，随后在所获得的结构上通过PECVD工艺沉积一氧化硅层204，氧化硅层204覆盖上述氧化层202及该多晶硅假栅203侧壁和顶部，如图11所示。在另外的实施例中，衬底201可选自氧化硅、玻璃、氧化铝等硬质绝缘材料，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料，沟道层201也可选自其他窄带隙沟道材料，包括石墨烯、二维材料如二硫化钼、二硫化钨、黑磷等。
进一步根据步骤S3，采用第一刻蚀气体对氧化硅层204进行回刻形成侧墙205，然后以侧墙205图案为掩膜进一步对第一高k栅介质层202进行刻蚀去除，形成具有第一宽度W1的假栅结构，如图12所示。第一刻蚀气体中采用氯基、溴基或氟基刻蚀气体。进一步根据步骤S4,改变刻蚀条件，采用含有氟基的第二刻蚀气体对上述侧墙205进行进一步回刻，第二刻蚀气体对第一高k栅介质层202具有选择性，使其不被刻蚀，形成具有第二宽度W2的假栅结构，如图13所示。由于第一宽度W1大于第二宽度W2,使得第一高k栅介质层202在宽度方向上超出假栅结构。在另一实施例中，可以不采用步骤S4中的进一步回刻，一步形成第一宽度W1的栅结构，第二宽度W2与第一宽度W1相等，通过侧墙105进行对器件进行能带优化。
进一步根据步骤S5，在步骤S4获得的结构上沉积源极金属层206、漏极金属层207，然后在各晶体管之间沉积氮化硅层间介质层209对各晶体管进行隔离，随后通过常规的掩膜和刻蚀工艺形成与源漏极对应的互连通孔，然后在互连通孔中沉积钨塞208，随后通过化学机械抛光(CMP)对上述结构进行平坦化并露出假栅203。然后定义出假栅图案，对假栅203进行去除，并对假栅203下方的第一高k栅介质层202进行蚀刻去除，形成侧墙205之间的通孔，如图15所示。
进一步根据步骤S6，在上述步骤形成的通孔中沉积一第二高k栅介质层210，使其覆盖底部碳纳米管沟道层和侧墙侧壁，进一步在其中沉积金属栅极211。其中第二高k栅介质层210也可采用与第一高k栅介质层不同的材质。在另一实施例中，可在去除假栅203之后，不去除其下方的第一高k栅介质层202，而直接沉积金属栅极211。
本发明通过调节晶体管栅电极和源漏电极间低k侧墙的厚度，延展晶体管栅电极和半导体沟道间高k栅介质的宽度，从而增加部分被漏端电极调控的沟道区域，进一步增加漏端带间势垒的宽度，从图2所示的本发明的器件结构的能带分布上看，其漏端带间隧穿势垒明显展宽。可见本发明所提出的半导体晶体管能够解决关态隧穿电流带来的静态功耗问题，并能够与常规的硅集成电路工艺兼容，能够进行大规模集成化制备。
虽然，上文中已经用一般性说明、具体实施方式，对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。