具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

针对现有技术存在的问题，本发明的实施例提供了一种锁相环电路系统，参照图3，所述锁相环电路系统100包括锁相环电路101和锁定检测电路102，所述锁定检测电路102与所述锁相环电路101连接，用于所述锁相环电路101的锁定检测。

图4为本发明锁相环电路的示意图。参照图4，所述锁相环电路101包括振荡器单元1011、前置分频器单元1012、鉴频鉴相器单元1013、电荷泵单元1014、压控振荡器单元1015和反馈分频器单元1016，所述振荡器单元1011与所述前置分频器单元1012连接，所述前置分频器单元1012与所述鉴频鉴相器单元1013和所述锁定检测电路(图中未标示)连接，用于输出前置分频信号ref，所述鉴频鉴相器单元1013与所述电荷泵单元1014连接，所述电荷泵单元1014与所述压控振荡器单元1015连接，所述压控振荡器单元1015与所述反馈分频器单元1016连接，所述反馈分频器单元1016与所述鉴频鉴相器单元1013和所述锁定检测电路连接，用于输出反馈分频信号fbk。

参照图4，所述电荷泵单元1014包括积分通路电路10141和比例通路电路10142，所述积分通路电路10141和所述比例通路电路10142为本领域的公知技术，在此不再一一赘述。

一些实施例中，所述锁相环电路应用于MIPI D-PHY协议的端口时，所述锁相环电路输入的参考频率为266MHz，所述锁相环电路的输出频率为600MHz～1.5GHz，可以看出，所述锁相环电路的输出频率均高于所述锁相环电路输入的参考频率。

一些实施例中，所述前置分频器单元和所述反馈分频器单元的输出频率相等，例如，所述锁相环电路输入的参考频率为266MHz，输出频率为1.07GHz，经过所述前置分频器单元分频后的输出频率为133MHz，经过所述反馈分频器单元分频后的输出频率也为133MHz。

一些实施例中，所述前置分频器单元和所述反馈分频器单元均为下降沿计数分频器或上降沿计数分频器，且所述反馈分频器单元输出的反馈分频信号的占空比小于50％

一些实施例中，以所述下降沿计数分频器为例，通过对下降沿计数分频器的工作原理可以得知，所述下降沿计数分频器输出信号的一个高电平的宽度与输入信号的频率有关，输入信号的频率越高，输出信号的一个高电平的宽度越窄。

图5为本发明反馈分频器单元输入信号及反馈分频信号的波形示意图。参照图5，图中包括输入信号和反馈分频信号，所述反馈分频信号由对所述输入信号进行10分频后形成，所述反馈分频信号的一个高电平信号的宽度与所述输入信号的一个周期的宽度相等，所述反馈分频信号的一个低电平信号的宽度与所述输入信号的9个周期的宽度相等。

一些实施例中，所述锁相环电路的输出频率均高于所述锁相环电路输入的参考频率，因此，所述前置分频信号的一个高电平的宽度大于所述反馈品信号的一个高电平的宽度。

图6为本发明前置分频信号和反馈分频信号的波形示意图。参照图6，图中包括前置分频信号和反馈分频信号，所述前置分频信号和所述反馈分频信号的频率相同，所述反馈分频信号一个高电平的宽度小于所述前置分频信号一个高电平的宽度。若所述锁相环电路锁定，则所述反馈分频信号的上升沿对应所述前置分频信号的高电平，所述前置分频信号的下降沿对应所述反馈分频信号的低电平。

一些实施例中，所述锁定检测电路包括第一采样单元、第二采样单元、与门以及计数单元。所述第一采样单元用于接收前置分频信号和反馈分频信号，并通过所述反馈分频信号对所述前置分频信号采样，以输出第一采样信号；所述第二采样单元用于接收所述前置分频信号的反向信号和所述反馈分频信号，并通过所述前置分频信号的反向信号对所述反馈分频信号采样，以输出第二采样信号的反向信号；所述与门与所述第一采样单元和所述第二采样单元连接，以接收所述第一采样信号和所述第二采样信号的反向信号，并输出控制信号；所述计数单元与所述与门连接，用于以接收到的所述控制信号作为使能信号，同时接收所述反馈分频信号和预设采样信号，通过所述反馈分频信号对所述预设采样信号进行采样，并在所述预设采样信号的被采样数达到预设值时，输出锁定信号。

一些实施例中，所述预设采样信号为高电平信号或低电平信号，所述计数单元为本领域的公知技术，在此不再详细赘述，例如环路锁定检测电路中的计数器。

一些实施例中，所述锁定检测电路还包括反相器单元，所述反相器单元的输出端与所述第二采样单元连接，所述反相器单元的输入端用于接收所述前置分频信号。

图7为本发明锁定检测电路的示意图。图7，所述锁定检测电路102包括第一采样单元1021、反相器单元1022、第二采样单元1023、与门1024以及计数单元1025，所述第一采样单元1021和所述第二采样单元1023均为D触发器，所述第一采样单元1021的D输入端用于接收所述前置分频信号ref，所述第一采样单元1021的时钟端ck用于接收所述反馈分频信号fbk，所述反相器单元1022的输入端用于接收所述前置分频信号ref，所述反相器单元1022的输出端与所述第二采样单元1023的时钟端ck连接，以向所述第二采样单元1023的时钟端ck发送所述前置分频信号ref的反向信号，所述第二采样单元1023的D输入端用于接收所述反馈分频信号fbk，所述与门1024的第一输入端与所述第一采样单元1021的Q输出端连接，所述与门1024的第二输入端与所述第二采样单元1023的QN输出端连接，所述与门1024的输出端与所述计数单元1025的使能端连接，以将所述与门1024输出的控制信号作为使能信号，所述计数单元1025的D输入端连接高电平信号，所述计数单元1025的时钟端ck用于接收所述反馈分频信号fbk，通过所述反馈分频信号fbk对所述高电平信号进行采样，并在所述高电平信号的被采样数达到预设值时，输出锁定信号lock_signal。

参照图4和图7，所述第一采样单元1021的D输入端与所述前置分频器单元1012的输出端连接，以接收所述前置分频器单元1012输出的前置分频信号ref，所述第二采样单元1023的时钟端ck与所述反馈分频器单元1016的输出端连接，以接收所述反馈分频器单元1016输出的反馈分频信号fbk，所述第二采样单元1023的D输入端与所述反馈分频器单元1016的输出端连接，以接收所述反馈分频器单元1016输出的反馈分频信号fbk，所述反相器单元1022的输入端与所述前置分频器单元ref的输出端连接，以接收所述前置分频器单元1012输出的前置分频信号ref。

参照图7，所述第一采样单元1021通过所述所述反馈分频信号fbk的上升沿采样所述前置分频信号ref，如果采样到高电平，则所述第一采样单元1021的Q输出端输出高电平，如果采样到低电平，则所述第一采样单元1021的Q输出端输出低电平。

参照图7，所述第二采样单元1023通过所述前置分频信号ref的反向信号的上升沿采样所述反馈分频信号fbk，即相当于所述第二采样单元1023通过所述前置分频信号ref的下降沿采样所述反馈分频信号fbk，如果采样到高电平，则所述第二采样单元1023的QN输出端输出低电平，如果采样到低电平，则所述第二采样单元1023的QN输出端输出高电平。

参照图7，如果所述第一采样单元1021的Q输出端输出高电平，所述第二采样单元1023的QN端输出高电平，则所述与门1024输出的控制信号为高电平，高电平作为所述计数单元1025的使能信号，所述计数单元1025工作，通过所述反馈分频信号fbk的上升沿采样高电平，每采样一次高电平，高电平信号的被采样数加1。

参照图7，如果所述第一采样单元1021的Q输出端输出低电平，代表通过所述反馈分频信号fbk的上升沿采样到所述前置分频信号ref的低电平，进而代表所述锁相环电路101未锁定，则所述与门1024输出的控制信号必然为低电平，低电平作为所述计数单元1025的使能信号，所述计数单元1025复位，所述计数单元1025重新计数。

参照图7，如果所述第二采样单元1023的QN输出端输出低电平，代表通过所述前置分频信号ref的反向信号的上升沿采样到所述反馈分频信号fbk的高电平，也相当于通过所述前置分频信号ref的下降沿采样到所述反馈分频信号fbk的高电平，进而代表所述锁相环电路101未锁定，则所述与门1024输出的控制信号必然为低电平，低电平作为所述计数单元1025的使能信号，所述计数单元1025复位，所述计数单元1025重新计数。

图8为本发明积分通路电压、比例通路电压及计数单元输出信号的曲线示意图。参照图8，可以看出，在积分通路电压和比例通路电压建立稳定后，即在32μs处，所述计数单元发出高电平的锁定信号，代表所述锁相环电路锁定，并未在积分通路电压和比例通路电压建立稳定之前发出误锁的高电平的锁定信号。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。