阅读说明：本技术 一种无频率过冲的数字锁相环 (Digital phase-locked loop without frequency overshoot ) 是由 不公告发明人 于 2019-08-16 设计创作，主要内容包括：本发明公开了一种无频率过冲的数字锁相环,包括频率量化器、过冲抑制滤波器以及数控振荡器；所述压控振荡器输出时钟信号至频率量化器；频率量化器用于直接量化压控振荡器所输出时钟信号的频率；过冲抑制滤波器根据所得到的频率信息和预期的频率信息的差异,以动态地调整滤波器的环路参数,输出无过冲的频率控制信息给到数控振荡器,数控振荡器根据接收到的频率控制信息来输出对应频率的时钟信号,该时钟信号作为数字锁相环的输出供给数字电路使用。本发明的频率量化器直接量化压控振荡器输出的频率,得到的频率信息送入过冲抑制滤波器中,动态并且无频率过冲地产生控制信号,给到数控振荡器调整其频率,借此实现无频率过冲的数字锁相环。(The invention discloses a digital phase-locked loop without frequency overshoot, which comprises a frequency quantizer, an overshoot suppression filter and a numerical control oscillator; the voltage-controlled oscillator outputs a clock signal to a frequency quantizer; the frequency quantizer is used for directly quantizing the frequency of the clock signal output by the voltage-controlled oscillator; the overshoot suppression filter dynamically adjusts the loop parameters of the filter based on the difference between the obtained frequency information and the expected frequency information, outputs frequency control information without overshoot to the numerically controlled oscillator, and the numerically controlled oscillator outputs a clock signal of a corresponding frequency based on the received frequency control information, and the clock signal is supplied to the digital circuit as the output of the digital phase locked loop. The frequency quantizer directly quantizes the frequency output by the voltage-controlled oscillator, the obtained frequency information is sent to the overshoot suppression filter, a control signal is generated dynamically without frequency overshoot, and the frequency is adjusted to the digital-controlled oscillator, so that the digital phase-locked loop without frequency overshoot is realized.)

一种无频率过冲的数字锁相环

技术领域

本发明涉及数字锁相环，具体涉及一种无频率过冲的数字锁相环。

背景技术

锁相环(phase lock loop,PLL)是一种非常常见的电路单元，用来提供精准的可配置的时钟源。现代大规模数字电路设计中通常会使用一个或多个PLL产生期望的时钟，用以同步数字电路，现有的锁相环具体如图1所示。

通常时钟频率越快，数字电路的性能越好，但受限于器件和互联的物理特性，当时钟频率过快时，使用该时钟源的数字电路会因为时序违例(timing violation)而出现错误。因此为数字电路提供时钟源的PLL需要在时钟稳定后再供给数字电路模块。而通常的PLL在启动过程中,或者由低频时钟向高频时钟切换时，在锁定或者重新锁定的过程中会有小幅的频率过冲(frequency overshoot)，这样的时钟如果不加以限制直接供给数字电路会导致错误。现在大规模电路设计中，性能和功耗通常是折中的重点。动态调频技术(dynamic frequency scaling,DFS)能够通过频繁的切换时钟频率达到性能和功耗的最优化。但是在切换频率的过程中，需要使数字电路暂停工作，避免因切换过程产生的小幅频率过冲引发时序违例。

传统的锁相环设计中，在启动过程中,或者由低频时钟向高频时钟切换时，在时钟锁定或者重新锁定的过程中会有小幅的频率过冲。因此还是需要在锁相环启动或者频率切换的工程中，暂停数字电路以避免出现时序违例。

发明内容

为了解决传统的锁相环在启动过程中,或者由低频时钟向高频时钟切换时，在时钟锁定或者重新锁定的过程中会有小幅的频率过冲的问题，本发明提供一种无频率过冲的数字锁相环，以在频率切换的过程中完全避免频率过冲，无需暂停数字电路的正常工作，进而能够提升工作效率。

为实现上述目的，本发明的技术方案是：

一种无频率过冲的数字锁相环，包括频率量化器、过冲抑制滤波器以及数控振荡器；所述数控振荡器包括压控振荡器；所述过冲抑制滤波器包括滤波器；

所述压控振荡器输出时钟信号至频率量化器；

所述频率量化器用于直接量化压控振荡器所输出时钟信号的频率，以得到该时钟信号对应的频率信息，并将该频率信息传送至过冲抑制滤波器；

所述过冲抑制滤波器根据所得到的频率信息和预期的频率信息的差异，以动态地调整滤波器的环路参数，输出无过冲的频率控制信息给到数控振荡器，数控振荡器根据接收到的频率控制信息来输出对应频率的时钟信号，该时钟信号作为数字锁相环的输出供给数字电路使用。

进一步地，当过冲抑制滤波器所得到的频率信息和预期的频率信息的频率偏差大于预设值的时刻，调整滤波器的环路参数为过阻尼。

进一步地，当过冲抑制滤波器所得到的频率信息和预期的频率信息的频率偏差小于预设值的时刻，调整滤波器的环路参数为临界阻尼或仍然保持过阻尼。

进一步地，当过冲抑制滤波器所得到的频率信息和预期的频率信息的频率偏差由大变小的过程中，越过预设值的时刻需要重置当前的相位误差信息。

进一步地，所述频率量化器包括计数器和同步器；所述计数器用于量化来自压控振荡器所输出时钟信号的频率，以得到该时钟信号对应的频率信息，并将该频率信息传送至同步器，同步器用于将其所接收到的频率信息同步到参考时钟域。

进一步地，所述过冲抑制滤波器还包括状态机，所述状态机用于根据所得到的频率信息和预期的频率信息的差异，以动态地调整滤波器的环路参数。

进一步地，所述预期的频率信息为输入参考时钟和输入分频系数的乘积。

本发明与现有技术相比，其有益效果在于：

不同于传统的PLL设计，本发明的频率量化器直接量化压控振荡器输出的频率，得到的频率信息送入过冲抑制滤波器中，动态并且无频率过冲地产生控制信号，给到数控振荡器调整其频率，借此实现无频率过冲的数字锁相环。

附图说明

图1为现有技术的数字锁相环；

图2为本发明实施例提供的无频率过冲的数字锁相环的组成示意图一；

图3为本发明实施例提供的无频率过冲的数字锁相环的组成示意图二；

图4为现有的锁相环输出时钟频率在锁定过程中随时间变化的示意图；

图5为本发明无频率过冲的数字锁相环的输出时钟频率在锁定过程中随时间变化的示意图；

图中：1、频率量化器；2、过冲抑制滤波器；3、数控振荡器；11、计数器；12、同步器；21、滤波器；22、状态机；31、压控振荡器；32、模数转换器。

具体实施方式

下面结合附图和具体实施方式对本发明的内容做进一步详细说明。

实施例：

参阅图2-3所示，本实施例提供的一种无频率过冲的数字锁相环包括频率量化器1、过冲抑制滤波器2以及数控振荡器3。

其中，该数控振荡器3包括压控振荡器31；该过冲抑制滤波器2包括滤波器21；该压控振荡器2输出时钟信号至频率量化器1；该频率量化器1用于直接量化压控振荡器31所输出时钟信号的频率，以得到该时钟信号对应的频率信息，并将该频率信息传送至过冲抑制滤波器2；该过冲抑制滤波器2根据所得到的频率信息和预期的频率信息的差异，以动态地调整滤波器21的环路参数，输出无过冲的频率控制信息给到数控振荡器3，数控振荡器3根据接收到的频率控制信息来输出对应频率的时钟信号，该时钟信号作为数字锁相环的输出供给数字电路使用。

如图5所示为本实施例提供的无频率过冲的数字锁相环的输出时钟频率在锁定过程中随时间变化的示意图；与之对应的图4为现有的锁相环输出时钟频率在锁定过程中随时间变化的示意图，其中圆圈圈示意的部分为频率过冲，如果频率过冲超过了后续数字电路可工作的最大频率(图中虚线所示)，就会引发错误。

由此可知，本实施例提供的无频率过冲的数字锁相环与传统的PLL设计(即图1)相比，本数字锁相环的频率量化器直接量化压控振荡器输出的频率，得到的频率信息送入过冲抑制滤波器中，动态并且无频率过冲地产生控制信号，给到数控振荡器调整其频率，借此实现无频率过冲的数字锁相环。传统的锁相环设计中，在启动过程中,或者由低频时钟向高频时钟切换时，在时钟锁定或者重新锁定的过程中会有小幅的频率过冲。因此需要在锁相环启动或者频率切换的工程中，暂停数字电路以避免出现时序违例。无频率过冲的数字锁相环因为在频率切换的过程中完全避免频率过冲，因而无需暂停数字电路的正常工作，进而能够提升工作效率。

进一步地，当过冲抑制滤波器所得到的频率信息和预期的频率信息的频率偏差大于预设值的时刻，调整滤波器的环路参数为过阻尼。通过动态的调整其环路参数,并在恰当的时刻重置相应的相位误差信息,可以保证在锁定过程中无频率过冲。

进一步地，当过冲抑制滤波器所得到的频率信息和预期的频率信息的频率偏差小于预设值的时刻，调整滤波器的环路参数为临界阻尼或仍然保持过阻尼。通过动态的调整其环路参数,并在恰当的时刻重置相应的相位误差信息,可以保证在锁定过程中无频率过冲。

进一步地，当过冲抑制滤波器所得到的频率信息和预期的频率信息的频率偏差由大变小的过程中，越过预设值的时刻需要重置当前的相位误差信息。通过动态的调整其环路参数,并在恰当的时刻重置相应的相位误差信息,可以保证在锁定过程中无频率过冲。

具体地，在本实施例中，该频率量化器1包括计数器11和同步器12；该计数器11用于量化来自压控振荡器31所输出时钟信号的频率，以得到该时钟信号对应的频率信息，并将该频率信息传送至同步器12，同步器12用于将其所接收到的频率信息同步到参考时钟域。该过冲抑制滤波器2还包括状态机22，该状态机22用于根据所得到的频率信息和预期的频率信息的差异，以动态地调整滤波器的环路参数。该预期的频率信息为输入参考时钟和输入分频系数的乘积；其中，该参考时钟是输入值频率量化器中的，该分频系数是输入值过冲滤波器中的。该数控振荡器3还包括模数转换模块32，以对过冲抑制滤波器2传来的信号进行模数转换。

上述实施例只是为了说明本发明的技术构思及特点，其目的是在于让本领域内的普通技术人员能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡是根据本发明内容的实质所做出的等效的变化或修饰，都应涵盖在本发明的保护范围内。