具体实施方式

以下描述了本公开的各种示例性实施例。本文公开的实施例是示例性的，并且不旨在穷举或限制本公开。

图1示出了根据本公开的示例性存储器器件的截面图。该器件包括被布置在电介质结构108中的开口110、在开口110的侧壁112上的第一电极114、与第一电极114邻近的隔离物层118、与隔离物层118邻近的电阻层120、以及与电阻层120邻近的第二电极122。在一些实施例中，帽盖层116可以被布置在开口110的侧壁112上并且在第一电极114的上表面上。

电介质结构108可用作层间电介质(ILD)层。取决于设计要求，器件可以包括以垂直堆叠配置的多个ILD层，诸如ILD层102、108、130。用于ILD层的示例性材料可以包括但不限于二氧化硅、或正硅酸乙酯(TEOS)或具有SiC_xO_yH_z化学组成的材料，其中x、y和z是化学计量比。电介质阻挡膜106、128可以被布置在相应ILD层102、108、130之间，并且可以用作扩散阻挡层和蚀刻停止材料。电介质阻挡膜106、128可包括氮化硅、或掺杂氮的碳化硅、SiC_xH_z(即，BLoK^TM)或SiN_wC_xH_z(即，NBLoK^TM)，其中w、x、y和z中的每一个独立地具有大于0且小于0.75的值。

互连特征(例如，互连过孔132和导电线104、134)可以形成在ILD层102、108、130内，以向器件中的其他有源组件提供电互连。例如，如图1所示，第一电极114可以电耦接到互连过孔132。互连过孔132可以横向邻近于开口110的侧壁112。互连过孔132可以被布置在ILD层108中并延伸到ILD层130中以接合导电线134。

器件中通过互连特征连接的有源组件的示例可以包括二极管(例如，单光子雪崩二极管)或晶体管，该晶体管诸如但不限于平面场效应晶体管、鳍形场效应晶体管(FinFET)、铁电场效应晶体管(FeFET)、互补金属氧化物半导体(CMOS)晶体管和双极结晶体管(BJT)。

第二电极122可以被电耦接到被布置在开口110中的接触结构126。接触结构126可以被布置在ILD层102内的导电线104上。接触结构126、互连过孔132和导电线104、134可以包括诸如铜、钴、铝或其合金的金属。导电阻挡层124可以被布置在第二电极122与接触结构126之间。导电阻挡层124可以用于防止原子在第二电极122与接触结构126之间的扩散，同时允许第二电极122与接触结构126之间的电传导。用于导电阻挡层124的材料的示例可以包括但不限于氮化钛(TiN)或氮化钽(TaN)。

图2是由图1中所示的虚线矩形包围的区域200的放大视图，并示出了帽盖层116、第一电极114、隔离物层118、电阻层120和第二电极122的布置。

如图2所示，第一电极114具有上表面140和侧壁148，该侧壁148具有上部146和下部144。如上所述，帽盖层116可以被布置在第一电极114的上表面140上，并且可以防止第一电极114的上表面140在器件的制造期间被损坏。

隔离物层118被布置在第一电极114的侧壁148的下部144上。隔离物层118具有上表面142和横向(lateral)表面150。隔离物层118的上表面142处于低于第一电极114的上表面140的层级(level)处。隔离物层118的上表面142和第一电极114的上表面140可以具有锥形轮廓(例如，平面的、凸的或凹的轮廓)。如图2所示，隔离物层118的上表面142和第一电极114的上表面140可以相对于竖直轴斜或倾斜。

电阻层120被布置在第一电极114的侧壁148的上部146上，并且也被布置在隔离物层118的上表面142上。在一些实施例中，电阻层120可以与隔离物层118的锥形上表面轮廓共形。电阻层120可以延伸以覆盖隔离物层118的横向表面150，其中隔离物层118将第一电极114的侧壁148的下部144与电阻层120隔开。

第二电极122被布置在电阻层120上。电阻层120可以被配置为具有响应于第一电极114与第二电极122之间的电压变化的可切换电阻。电阻层120可以表现出由形成该层的材料的不同电阻状态表征的电阻变化性质。这些电阻状态(例如，高电阻状态或低电阻状态)可用于表示信息的一个或多个位。在用于改变所存储的数据的操作切换期间，当某一切换电压(例如，设定电压或复位电压)被施加到电阻层120时，电阻层可改变其电阻状态，并且生成穿过电阻层120的导电路径(例如切换电流)。切换电流可以以将第一电极114与第二电极122电链接的丝(filament)的形式。

有利地，发现在第一电极114上提供隔离物层118用以减小第一电极114与电阻层120之间的表面区域接触。例如，通过在第一电极114的下侧壁部分144上布置隔离物层118，所生成的切换电流(即，丝)可以被限制电阻层120中的被布置在第一电极114的上侧壁部分146上的部分内。第一电极114与电阻层120之间的减小的表面区域接触可以减少在器件的操作期间电阻切换特性(即，电阻状态的稳定切换)的变化并且降低其功耗。另外，第一电极114的下侧壁部分144上的隔离物层118的存在还可以防止在第一电极114的下侧壁部分144处在电阻层120中形成丝。

更有利地，被布置在隔离物层118的上表面142上的电阻层120的部段可以与被布置在第一电极114的侧壁148的上部146上的电阻层120的部段形成弯曲，这可提供在电阻层120中的丝的附件限制以及第一电极114与电阻层120之间的减小的表面区域接触。此外，帽盖层116在第一电极114的上表面140上的布置可提供以下优点：提供较短的第一电极114以减小其与电阻层120的表面区域接触，并且还防止在电介质结构108的上表面附近形成丝。

用于电阻层120的材料的示例可以包括碳聚合物、钙钛矿、金属氧化物或氮化物。金属氧化物的一些示例可包括镧系氧化物、氧化钨、氧化锌、氧化镍、氧化铌、氧化钛、氧化铪、氧化铝、氧化钽、氧化锆、氧化钇、氧化钪、氧化镁、氧化铬和氧化钒。氮化物的示例可以包括氮化硼和氮化铝。在一些实施例中，可以使用带隙大于3eV的金属氧化物。这样的氧化物的示例可以包括氧化钛、氧化钨、氧化铌、氧化镍、氧化锌、镧系氧化物、氧化铪、氧化铝、氧化钽、氧化锆和氧化钇。

第一电极114和第二电极122可包括导电材料，诸如但不限于钛、氮化钛、钽、氮化钽和铂。隔离物层118和帽盖层116可以包括诸如二氧化硅、氮化硅或氮氧化硅的电介质材料。

本文中所描述的存储器器件可为电阻存储器器件。电阻存储器器件的示例可包括但不限于氧化物随机存取存储器(OxRAM)和导电桥随机存取存储器(CBRAM)。

图3示出了根据本公开的存储器器件的另一实施例。图3中所示的实施例类似于图1中所示的实施例，除了在图3中，没有帽盖层116。如图所示，第一电极114的上表面可以与电介质结构108的上表面共面。

图4示出了根据本公开的存储器器件的又一实施例。图4中所示的实施例类似于图1中所示的实施例，除了在图4中，氧化物层136可以存在并被布置在第一电极114下方。如图所示，氧化物层136可被布置在开口110的侧壁112上，其中第一电极114被布置在氧化物层136的上表面上。另外，浮置电极138可形成于隔离物层118下方并横向邻近于氧化物层136。氧化物层136的存在可提供与图1中的实施例相比更短的第一电极114的优点。较短的第一电极114可减小其与电阻层120的表面区域接触。

图5至12示出了可以用于创建如在本公开的实施例中提供的存储器器件的一组步骤。

如本文中所使用，“沉积技术”指的是在材料(或衬底)之上施加材料的工艺。用于沉积的示例性技术包括但不限于旋涂、溅射、化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)、原子层沉积(ALD)。

另外，“图案化技术”包括在形成所描述的图案、结构或开口时所需要的沉积材料或光致抗蚀剂、图案化、曝光、显影、蚀刻、清洁和/或去除材料或光致抗蚀剂。用于图案化的技术的示例包括但不限于湿蚀刻光刻工艺、干蚀刻光刻工艺或直接图案化工艺。这样的技术可以使用掩模组和掩模层。

参考图5，提供了在ILD层102上方布置了电介质结构108。ILD层102可以包括导电线104。电介质阻挡膜106可以被布置在ILD层102上，以及电介质结构108被布置在电介质阻挡膜106上。如本文所述，电介质结构108可以是ILD层。可以使用图案化技术在电介质结构108中形成具有侧壁112的开口110。

图6示出了第一电极层152的形成。可以使用各种沉积技术形成电极层152。然而，优选采用例如ALD工艺或高度共形CVD工艺的共形沉积，以用于沉积第一电极层152。如图所示，第一电极层152与开口110的侧壁112共形。

图7示出了在开口110的侧壁112上的第一电极114的形成。可以使用图案化技术蚀刻第一电极层152以形成第一电极114，以使得第一电极114的上表面140凹陷在开口110内。第一电极114的上表面140在蚀刻之后可以具有锥形轮廓。取决于所使用的蚀刻的类型(例如，各向同性或各向异性)，锥形的上表面轮廓可以是凸的、凹的或平面的。

图8示出了在开口110的侧壁112和第一电极114上的电介质材料层154的形成。具体地，电介质材料层154被沉积为与开口110的侧壁112以及第一电极114的上表面140和侧壁148共形。

图9示出了隔离物层118和帽盖层116的形成。可以通过蚀刻所沉积的电介质材料层154来同时形成隔离物层118和帽盖层116。如图所示，蚀刻切断了(sever)电介质材料层154并暴露第一电极114的上侧壁部分146。因此，隔离物层118被保留在第一电极114的下侧壁部分144上。另外，帽盖层116在蚀刻工艺之后被保留在第一电极114的上表面上。

隔离物层118具有上表面142和横向表面150。隔离物层118的上表面142可以被蚀刻到第一电极114的上表面140下方的层级。隔离物层118的上表面142在蚀刻之后可以具有锥形轮廓。取决于所使用的蚀刻的类型(例如，各向同性或各向异性)，锥形的上表面轮廓可以是凸的、凹的或平面的。

图10示出了在开口110中的电阻层120和第二电极122的形成。可以使用诸如ALD工艺或高度控制的CVD工艺的共形沉积工艺来沉积电阻层120。如图所示，电阻层120被沉积在帽盖层116、第一电极114的侧壁的上部、隔离物层118的上表面上并延伸以覆盖隔离物层118的横向表面150。

由于电阻层的共形沉积，电阻层120中的被沉积在隔离物层118的上表面上的部段可以与电阻层120中的被沉积在第一电极114的侧壁的上部上的部段形成角度在90至180度之间的弯曲。随后，可以使用沉积技术在电阻层120上形成第二电极122。

图11示出了在开口110中的接触结构126的形成。可以去除电介质阻挡膜106中的直接位于导电线104上方的部分，并且可以使用沉积技术在第二电极122上形成导电阻挡层124。随后，可以使用沉积技术在导电线104上形成接触结构126。可执行化学机械平坦化(CMP)工艺以平坦化接触结构126的上表面。在CMP工艺期间，可牺牲并去除帽盖层116的上部，这防止了对第一电极114的不希望的损坏。

图12示出了在电介质结构108上方的ILD层130的形成。电介质阻挡膜128可以被使用沉积技术沉积在电介质结构108上并覆盖开口110。ILD层130可以被沉积在电介质阻挡膜128上。为了形成图1所示的实施例，可以使用图案化技术图案化ILD层130以形成开口(未示出)，以用于形成互连特征，诸如互连过孔132和导电线1344。互连特征可以通过沉积金属以填充开口来形成。

在本公开中，应当理解，如果在本文中将方法描述为涉及一系列步骤，则如本文所呈现的这些步骤的顺序不一定是这样的步骤可以被执行的唯一顺序，并且所陈述的步骤中的某些步骤可以被省略和/或本文未描述的某些其他步骤可能被添加到该方法。此外，术语“包括”、“包含”、“具有”及其任何变型旨在涵盖非排他性的包括，使得包括元件列表的过程、方法、物品或器件不一定限于那些元件，而是可以包括未被明确列出的或者对这样的过程、方法、物品或器件而言是固有的其他元素。本文中的短语“在实施例中”的出现不一定都指相同的实施例。

本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。此外，不意图受前述背景或后面的详细描述中呈现的任何理论的约束。

另外，本文所描述的各种任务和过程可被结合到具有本文未详细描述的附加功能的更全面的程序或过程中。特别地，集成电路的制造中的各种过程是公知的，因此为了简洁起见，在本文中仅简要地提及或者完全省略许多过程，而不提供公知的过程细节。

如本领域技术人员在完整阅读本申请后将容易明白的，所公开的半导体器件及其形成方法可以用于制造各种不同的集成电路产品，包括但不限于存储器单元、NV存储器器件、FinFET晶体管器件、CMOS器件等。