具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，所描述的实施例不应视为对本发明的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解,“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本发明实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本发明实施例的目的，不是旨在限制本发明。

下面说明本发明实施例提供的抗干扰触发器。参见图2，图2是本发明实施例提供的抗干扰触发器的结构示意图；

本发明实施例提供的抗干扰触发器100包括：

第一迟滞组件110、第二迟滞组件120和反向组件130；

所述反向组件130至少包括第一受控开关组件1301，以及分别与所述第一受控开关组件1301连接的第一输出路径1302和第二输出路径1303；其中，所述第一受控开关组件1301在输入信号的电压值高于第一触发电压阈值时导通所述第一输出路径1302并由所述第一输出路径1302输出第一信号，且所述第一受控开关组件1301在所述输入信号的电压值低于第二触发电压阈值时导通所述第二输出路径1303并由所述第二输出路径1303输出第二信号；

所述第一迟滞组件110分别与所述反向组件130的输出端、所述第二迟滞组件120相连，用于对所述第一信号或第二信号进行处理，输出所述第一信号或第二信号的反向信号；

所述第二迟滞组件120与所述第一受控开关组件1301相连，所述第二迟滞组件120用于根据所述第一迟滞组件输出的反向信号，改变所述第一触发电压阈值和/或所述第二触发电压阈值，使第一触发电压阈值与第二触发电压阈值不同。

其中，第一信号的电压值为地电压，第二信号的电压值为电源电压。所述地电压低于所述电源电压。

在一实施例中，第一迟滞组件可为反相器。

在一实施例中所述第一信号的反向信号是电压值为电源电压的信号，所述第二信号的反向信号是电压值为地电压的信号。

在一实施例中，输入信号的电压值由低变高，超过第一触发电压阈值时，触发反向组件的第一输出路径导通并输出第一信号且第二路径处于断开状态；输入信号的电压值由高变低，低于第二触发电压阈值时，触发反向组件的第二输出路径导通输出第二信号且第一路径处于断开状态。

在一实施例中，第二迟滞组件用于改变输入信号的电压值由低变高时对应的第一触发电压阈值，和/或改变输入信号的电压值由高变低时对应的第二触发电压阈值，从而使输入信号在电压值从高到低变化和从低到高变化的两个变化过程所对应的触发电压阈值不同。

本发明实施例，一方面通过反向组件根据输入信号的电压值变化输出具有不同电压值的第一信号和第二信号，实现了触发器波形整形的功能。另方面通过与第一迟滞组件相连的第二迟滞组件，根据第一迟滞组件的输出信号电压值的不同，分别输出不同电压到第一受控组件，以改变第一受控组件对应的第一触发电压阈值和/或第二触发电压阈值，从而实现了在输入信号发生变化时，触发器在输入信号的电压值由低向高变化时对应的第一触发电压阈值和电压值由高向低变化时对应的第二触发电压阈值不同。本发明实施例提供的触发器具有两个不同的触发阈值，相比于只有一个触发阈值的触发器，增加了触发器的迟滞性，为具有迟滞性的触发器提供了另一种实施方式，减少了因为干扰信号导致触发器被误触发的情况，从而提升触发器的抗干扰能力。

在一些实施例中，所述第二迟滞组件包括第二受控开关组件和/或第三受控开关组件；

所述第三受控开关组件的一端与电源相连，所述第三受控开关组件的另一端与所述第一受控开关组件的第二端相连，用于改变所述第二触发电压阈值；

所述第二受控开关组件的一端接地，所述第二受控开关组件的另一端与所述第一受控开关组件的第一端相连，用于改变所述第一触发电压阈值；

其中，所述第一受控开关组件的第一端用于控制所述第一触发电压阈值，所述第一受控开关组件的第二端用于控制所述第二触发电压阈值。

第二受控开关组件的受控端与第一迟滞组件的输出端相连；第三受控开关组件的受控端与第一迟滞组件的输出端相连。

第一迟滞组件输出的反向信号的电压值为地电压，第二受控开关组件输出第一电压到第一受控开关组件的第一端；第一迟滞组件输出的反向信号的电压值为电源电压，第二受控开关组件输出第二电压到第一受控开关组件的第一端；第一电压高于第二电压；

第一迟滞组件输出的反向信号的电压值为地电压，第三受控开关组件输出第三电压到第一受控开关组件的第二端；第一迟滞组件输出的反向信号的电压值为电源电压，第三受控开关组件输出第四电压到第一受控开关组件的第二端；第三电压高于第四电压。

在一些实施例中，所述第二受控开关组件包括第三输出路径和第四输出路径，所述第三输出路径和第四输出路径并列连接在所述第一受控开关组件第一端；

所述反向信号的电压值为地电压时，所述第三输出路径截止且所述第四输出路径导通，输出第一电压；

所述反向信号的电压为电源电压时，所述第三输出路径导通且所述第四输出路径短路，输出第二电压；

其中，所述第一电压高于所述第二电压，且所述第一电压对应的第一触发电压阈值高于所述第二电压对应的第一触发电压阈值。

在一些实施例中，所述第三输出路径至少包括第一晶体管；所述第四输出路径至少包括第二晶体管；

其中，所述第一晶体管的漏极分别与所述第二晶体管的漏极和栅极相连；所述第一晶体管的源极和所述第二晶体管的源极均接地；所述第一晶体管的栅极与所述第一迟滞组件相连；所述第一晶体管的漏极与所述第一受控开关组件的第一端相连；

所述反向信号的电压为电源电压时，所述第一晶体管导通且所述第二晶体管短路，输出所述第一电压；

所述反向信号的电压为地电压时，所述第一晶体管截止，且所述第二晶体管导通输出所述第二电压。

在一些实施例中，所述第三受控开关组件包括第五输出路径和第六输出路径，所述第五输出路径和第六输出路径并列连接在所述第一受控开关组件第二端；

所述反向信号的电压值为地电压时，所述第五输出路径导通且所述第六输出路径短路，输出第三电压；

所述反向信号的电压为电源电压时，所述第五输出路径截止且所述第六输出路径导通，输出第四电压；

其中，所述地电压低于所述电源电压，所述第三电压高于所述第四电压，且第三电压对应的第二触发电压阈值高于所述第四电压对应的第二触发电压阈值。

在一些实施例中，所述第五输出路径至少包括第三晶体管；所述第六输出路径至少包括第四晶体管；

其中，所述第三晶体管的漏极分别与所述第四晶体管的漏极和栅极相连；所述第三晶体管的源极和所述第四晶体管的源极均与电源相连；所述第三晶体管的栅极与所述第一迟滞组件相连；所述第三晶体管的漏极与所述第一受控开关组件的第二端相连；

所述反向信号的电压为地电压时，所述第三晶体管导通且所述第四晶体管短路，输出所述第三电压；

所述反向信号的电压为电源电压时，所述第三晶体管截止，且所述第四晶体管导通输出所述第四电压。

在一些实施例中，所述第一受控开关组件包括第五晶体管和第六晶体管，所述第五晶体管和第六晶体管为极性相反的晶体管；

所述第五晶体管通过所述第二迟滞组件与电源相连或所述第五晶体管与电源相连；

所述第六晶体管通过所述第二迟滞组件接地或所述第六晶体管接地；

所述输入信号的电压值高于所述第一触发电压阈值，所述第五晶体管截止，所述第六晶体管导通所述第一输出路径，且所述第一输出路径输出第一信号；

所述输入信号低于第二触发电压阈值，所述第六晶体管截止，所述第五晶体管导通所述第二输出路径，且所述第二输出路径输出第二信号。

在一实施例中，第五晶体管和第六晶体管可分别为P沟道金属氧化物半导体（positive channel Metal Oxide Semiconductor，PMOS）和N型金属氧化物半导体（NMetal Oxide Semiconductor，NMOS）。

在一些实施例中，所述第二输出路径包括与电源相连的第四受控开关组件；

所述第一输出路径包括接地的第五受控开关组件；

所述输入信号的电压值高于第一触发电压阈值，第四受控开关组件截止，且所述第五受控开关组件导通，输出第一信号；

所述输入信号的电压值低于第二触发电压阈值，第五受控开关组件截止，且所述第四受控开关组件导通，输出第二信号；

所述第一信号的电压值为地电压，所述第二信号的电压值为电源电压。

在一些实施例中，所述第四受控开关组件包括：所述第四受控开关组件包括：第七晶体管、第八晶体管和第九晶体管；

其中，所述第七晶体管的栅极与所述第一受控开关组件的输出端相连；所述第七晶体管的源极接地，所述第七晶体管的漏极与第八晶体管的栅极相连，第八晶体管的源极与电源相连，所述第八晶体管的漏极与第九晶体管的源极相连，所述第九晶体管的栅极与所述第一受控开关组件的受控端相连；第九晶体管的漏极与所述第一迟滞组件的输入端相连；

输入信号的电压值高于第一触发电压阈值，所述第七晶体管、所述第八晶体管和所述第九晶体管截止；

输入信号的电压值低于第二触发电压阈值，所述第七晶体管、所述第八晶体管和所述第九晶体管导通，输出所述第二信号。

在一些实施例中，所述第五受控开关组件包括：第十晶体管、第十一晶体管和第十二晶体管；

所述第十晶体管的源极与电源相连，所述第十晶体管的栅极与所述第一受控开关组件的输出端相连，所述第十晶体管的漏极与所述第十一晶体管的栅极相连，所述第十一晶体管的源极接地，所述第十一晶体管的漏极与所述第十二晶体管的源极相连，所述第十二晶体管的栅极与所述第一受控开关组件的受控端相连，所述第十二晶体管的漏极与所述第一迟滞组件的输入端相连；

输入信号的电压值低于所述第二触发电压阈值，所述第十晶体管、所述第十一晶体管和第十二晶体管截止；

输入信号的电压值高于所述第一触发电压阈值，所述第十晶体管、所述第十一晶体管和第十二晶体管导通，输出所述第一信号。

上述实施例中的晶体管为可控开关器件，包括但不限于：场效应管（Metal OxideSemiconductor Field Effect Transistor, MOSFET）和绝缘栅双极型晶体管（InsulatedGate Bipolar Transistor，IGBT）。

结合上述实施例，提供以下具体示例，以下示例中的MN1……MNn均为NMOS晶体管，MP1……MPn均为PMOS晶体管，n为自然数。

下述示例中，电压值低于第一预设逻辑电压时为低电平，电压值高于第二预设逻辑电压时为高电平。第一预设逻辑电压和第二预设逻辑电压具体由MOS管的性能确定，NMOS晶体管的栅极电压值为高电平且其源极接地，NMOS晶体管导通；PMOS晶体管的栅极电压值为低电平且源极接电源，PMOS晶体管导通。

图3为本示例提供的第一触发器，包括：反向组件、第一迟滞组件和第二迟滞组件。

所述第一迟滞组件分别与所述反向组件的输出端、所述第二迟滞组件相连，包括：反相器OP1。

所述反向组件至少包括第一受控开关组件，以及分别与所述第一受控开关组件连接的第一输出路径和第二输出路径。

第一受控开关组件包括：MN1和MP3，MN1的漏极和MP3的漏极相连，为第一受控开关组件的输出端C，MP3的源极与第二迟滞组件相连，MP3的源极为第一受控开关组件的第二端A1，MN1的源极接地；

第一输出路径包括：MN3，MN3受控于输入信号VIN，MN3的源极接地，MN3的漏极与第一迟滞组件OP1相连。

第二输出路径包括：MN2、MP4、MP5和MP6，MN2和MP4的栅极与第一受控开关组件的输出端C相连，MN2的源极接地，MN2的漏极与MP4的漏极相连，MP4的源极与电源VDD相连，MP4的漏极与MP5的栅极相连，MP5的源极与VDD相连，MP5的漏极与MP6的源极相连，MP6的栅极受控于输入信号VIN，MP6的漏极与OP1相连。

第二迟滞组件与所述第一受控开关组件相连，包括：MP1和MP2，MP1的栅极与OP1的输出端相连，MP1的源极与电源VDD相连，MP1的漏极与第一受控开关组件的第二端A相连，MP2的栅极和MP2的漏极相连，MP2的漏极与MP1的漏极相连，MP2的源极与电源VDD相连。

本示例提供的第一触发器在输入信号VIN为低电平时，MN1管截止，MP3管导通，C点为高电平，使MN2管导通，MP4管截止，B点为低电平，所以MP5管和MP6管导通，输出信号VOUT为高电平，同时经过反相器后信号VOUT_N为低电平，所以MP1导通且工作在深线性区，A1点为高电平VDD，随着输入信号VIN的电平由低变高，当超过触发器的第一触发电压阈值VH时，MN1管导通，MP3管截止，C点变为低电平，使MN2管截止，MP4管导通，B点变为高电平，所以MP5管和MP6管截止，MN3管导通，输出信号VOUT被拉到低电平，同时经过反相器后信号VOUT_N变为高电平，使MP1管截止，A1点电平降低与电源VDD的电压差为MP2管的栅源电压VGS，由于A1点的电平降低，当输入信号VIN的电平由高变低时，VIN需要降低到比VH更低的电压才能使MP3管导通，MN1管截止，C点变为高电平，记此时触发器的阈值电压为第二触发电压阈值VL，VH与VL的差值与MP2管的尺寸相关，可以根据不同应用场景通过调整MP2管的尺寸来控制本示例的第一触发器的迟滞电压差，随着C点变为高电平，MN2管导通，MP4管截止，B点变为低电平，使MP5管和MP6管导通，MN3管截止，输出信号VOUT被拉高，本示例的第一触发器的输入输出信号的波形如图4所示。

图5为本示例提供的第二触发器，包括：反向组件、第一迟滞组件和第二迟滞组件。

所述第一迟滞组件分别与所述反向组件的输出端、所述第二迟滞组件相连，包括：反相器OP1。

所述反向组件包括第一受控开关组件，以及分别与所述第一受控开关组件连接的第一输出路径和第二输出路径。

第一受控开关组件包括：MN1和MP1，MN1的漏极和MP1的漏极相连，为第一受控开关组件的输出端C，MP1的源极与电源VDD相连，MN1的源极为第一受控开关组件的第一端A2，与第二迟滞组件相连。

第一输出路径包括：MP2、MN6、MN2和MN3，MP2的栅极与第一受控开关组件的输出端C点相连，MP2的源极与电源VDD相连，MP2的漏极与MN2的漏极相连，MN2的栅极与第一受控开关组件的输出端C点相连，MN2的漏极与MN6的栅极相连，MN6的源极接地，MN6的漏极与MN3的源极相连，MN3受控于输入信号VIN，MN3的漏极与第一迟滞组件OP1相连。

第二输出路径包括：MP3，MP3受控于输入信号VIN，MP3的源极与电源VDD相连，MP3的漏极与OP1相连。

第二迟滞组件与所述第一受控开关组件的第一端A2相连，包括：MN4和MN5，MN4的栅极与OP1的输出端相连，MN4的源极接地，MN4的漏极与一受控开关组件的第一端A2相连，MN5的栅极和MN5的漏极相连，MN5的漏极与MN4的漏极相连，MN5的源极接地。

当输入信号VIN为低电平时，输出信号VOUT为高电平，同时VOUT_N为低电平，使MN4管截止，随着输入信号VIN的电平由低变高，A2点的电平将比地电平GND高一个MN5管的栅源电压，当VIN的电平继续升高到超过触发器的阈值电压VH时，输出信号VOUT变为低电平，VOUT_N为高电平，使MN4管导通，并工作在深线性区，此时A2点电平降低为地电平GND，而后当输入信号VIN的电平由高变低时，由于A2点为地电平GND，所以VIN电平要低于触发器的阈值电压VH，MN1管才会截止，触发器的输出状态才会翻转，记此时触发器的阈值电压为VL。VH与VL的电压差与MN5的尺寸相关。

图6为本示例提供的第三触发器，包括：反向组件、第一迟滞组件和第二迟滞组件。

所述第一迟滞组件分别与所述反向组件的输出端、所述第二迟滞组件相连，包括：反相器OP1。

所述反向组件包括第一受控开关组件，以及分别与所述第一受控开关组件连接的第一输出路径和第二输出路径。

第一受控开关组件包括：MN1和MP1，MN1的漏极和MP1的漏极相连，为第一受控开关组件的输出端C，MP1的源极与电源VDD相连，MN1的源极为第一受控开关组件的第一端A2，与第二迟滞组件相连，MP1的源极为第一受控开关组件的第二端A1，与第二迟滞组件相连。

第一输出路径包括：MP2、MN6和MN3，MP2的栅极与第一受控开关组件的输出端C点相连，MP2的源极与电源VDD相连，MP2的漏极与MN6的栅极相连，MN6的源极接地，MN6的漏极与MN3的源极相连，MN3受控于输入信号VIN，MN3的漏极与第一迟滞组件OP1相连。

第二输出路径包括：MN2、MP6和MP3，MN2的栅极与第一受控开关组件的输出端C点相连，MN2的源极接地，MN2的漏极与MP2的漏极相连，MP6的栅极与MN2的漏极相连，MP6的源极与电源VDD相连，MP6的漏极与MP3的源极相连，MP3受控于输入信号VIN，MP3的漏极与OP1相连。

第二迟滞组件，包括：MP4、MP5、MN4和MN5，MN4的栅极与OP1的输出端相连，MN4的源极接地，MN4的漏极与第一受控开关组件的第一端A2相连，MN5的栅极和MN5的漏极相连，MN5的漏极与MN4的漏极相连，MN5的源极接地。MP4的栅极与OP1的输出端相连，MP4的源极与电源VDD相连，MP4的漏极与第一受控开关组件的第二端A1相连，MP5的栅极和MP5的漏极相连，MP5的漏极与MP4的漏极相连，MP5的源极与电源VDD相连。

本示例的第三触发器，在输入信号VIN由低变高的过程中，由于输出信号VOUT为高电平，VOUT_N为低电平，MP4管导通并工作在深线性区，MN4管截止，所以A1点电平为VDD，A2点电平比地电平GND高一个MN5管的栅源电压，在输入信号由高变低的过程中，由于输出信号VOUT为低电平，VOUT_N为高电平，MN4管导通并工作在深线性区，MP4管截止，所以A1点电平比VDD低一个MP5管的栅源电压，A2点的电平为地电平GND，因此该结构的两个阈值电压VH和VL有更大的电压差，表现出的迟滞现象更明显。

本示例触发器的输入信号的电压值由低变高和由高变低的两个过程中，存在两个不同的的阈值电压，使触发器出现迟滞现象，避免了因信号干扰导致触发器被多次触发的风险，提高了电路的可靠性。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

在不背离本申请精神及其实质的情况下，本领域的技术人员当可根据本申请实施例做出各种相应的改变和变形，但这些相应的改变和变形都应属于本申请发明所附的权利要求的保护范围。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由权利要求指出。

以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。